CN110673690A - 一种多余度飞机管理计算机的三通道cpu同步方法 - Google Patents

一种多余度飞机管理计算机的三通道cpu同步方法 Download PDF

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杨坤
张波
王喆
陈齐文
王钦
王祎博
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Abstract

本发明公开了一种多余度飞机管理计算机的三通道CPU同步方法，属于无人机飞行控制系统的技术领域，在三通道CPU中均配置有同步寄存器和结果寄存器，该方法包括如下步骤：(1)若系统计数器的同步完成标志为真，则三通道CPU同时进入应用程序；若系统计数器的同步完成标志为假，则进入同步逻辑；(2)同步逻辑：高握手同步和低握手同步；(3)高握手同步成功且低握手同步成功，则表示三通道CPU同步完成，置系统计数器的同步完成标志为真，并返回至步骤(1)；以达到对飞机管理计算机三通道CPU进行同步，以提高无人机飞机管理计算机的稳定性和可靠性的目的。

Description

一种多余度飞机管理计算机的三通道CPU同步方法
技术领域
本发明属于无人机飞行控制系统的技术领域，具体而言，涉及一种多余度飞机管理计算机的三通道CPU同步方法。
背景技术
余度计算机同步是所有余度信息源具有同时刻输入的基础，余度计算机同步监控是系统余度管理重构的前提，因此，同步与同步监控是建立余度系统稳健工作平台的关键。
无人机飞机管理计算机是飞机控制、管理的核心，其可靠性直接影响飞机的安全。无人机飞机管理计算机通常会采用冗余的方式来增强系统的可靠性，其中一种冗余的方式是采用三块CPU(中央处理器)板卡+2块MIO(多输入输出)板卡的方式。
三块CPU卡板采用相同的体系结构，驻留相同的可执行代码，由同一个中断驱动运行，由于三块CPU板启动时间会有一定差异，为保证板卡中的任务程序在同一个中断周期同步开始执行，需要对在进入任务函数入口前，对三个CPU进行同步。
发明内容
鉴于此，为了解决现有技术存在的上述问题，本发明的目的在于提供一种多余度飞机管理计算机的三通道CPU同步方法以达到对飞机管理计算机三通道CPU进行同步，以提高无人机飞机管理计算机的稳定性和可靠性的目的。
本发明所采用的技术方案为：一种多余度飞机管理计算机的三通道CPU同步方法，在三通道CPU中均配置有同步寄存器和结果寄存器，该方法包括如下步骤：
(1)判断是否完成三通道CPU同步，若系统计数器的同步完成标志为真，则三通道CPU同时进入应用程序；若系统计数器的同步完成标志为假，则进入同步逻辑；
(2)同步逻辑
1)高握手同步：每一个通道CPU的同步寄存器发出同步信号“1”，并接收其他两通道CPU的同步信号，延迟一段时间后，读取每一个通道CPU的结果寄存器，在预设时间段内，判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则高握手同步成功，并执行步骤2)；若为“否”，则高握手同步失败，并报警同步故障；
2)低握手同步：每一个通道CPU的同步寄存器发出同步信号“0”，并接收其他两通道CPU的同步信号，延迟一段时间，读取每一个通道CPU的结果寄存器，在预设时间段内，判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则低握手同步成功，并进入步骤(3)；若为“否”，则低握手同步失败，并报警同步故障；
(3)表示三通道CPU同步完成，置系统计数器的同步完成标志为真，并返回至步骤(1)。
进一步地，在步骤1)中，通过向每一个通道CPU的同步寄存器写入0x55，则表示发出同步信号“1”。
进一步地，在步骤2)中，通过向每一个通道CPU的同步寄存器写入0xAA，则表示发出同步信号“0”。
进一步地，在步骤1)中，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“1”，则表示本通道CPU与该bit位所对应的通道CPU同步。
进一步地，在步骤2)中，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“0”，则表示本通道CPU与该bit位所对应的通道CPU同步。
进一步地，所述系统计数器在初始状态下的同步完成标志为假。
本发明的有益效果为：
1.采用本发明所公开的多余度飞机管理计算机的三通道CPU同步方法，其同步逻辑中采用了高握手同步和低握手同步进行共同判断，在同步逻辑过程中，一通道CPU发出同步信号且同时接收其他两通道CPU的同步信号，每个通道CPU均采用相同逻辑，以判断各通道CPU之间的同步状态，能够减少同步判断的时间延误，实现能够将三通道CPU在同一个中断周期同步开始执行，从而提高飞机管理计算机的稳定性、可靠性。
附图说明
图1是本发明提供的多余度飞机管理计算机的三通道CPU同步方法的逻辑流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明实施例的描述中，需要说明的是，指示方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本发明实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，也可以通过中间媒介间接连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
实施例1
在本实施例中具体提供了一种多余度飞机管理计算机的三通道CPU同步方法，以保证三块CPU板卡中的任务程序在同一个中断周期开始执行时，对在进入任务函数入口前，对三个通道CPU进行同步，同时，在三通道CPU中均配置有同步寄存器和结果寄存器，同步寄存器是一种高性能可编程的同步信号发生器，它带有一个I2C串行总线接口，可以方便地对内部寄存器进行配置，能产生用户需要的同步信号；结果寄存器是用于对中间数据(同步信号)进行暂存。
该方法包括如下步骤：
(1)判断是否完成三通道CPU同步，若系统计数器的同步完成标志为真，则三通道CPU同时进入应用程序；若系统计数器的同步完成标志为假，则进入同步逻辑；在本实施例中，将三通道CPU分别命为A通道CPU、B通道CPU和C通道CPU；所述系统计数器在初始状态下的同步完成标志为假。
(2)同步逻辑
1)高握手同步：通过向每一个通道CPU的同步寄存器写入0x55，则表示发出同步信号“1”，每一个通道CPU的同步寄存器发出同步信号“1”，并接收其他两通道CPU的同步信号，即：A通道CPU在发出同步信号“1”的同时，会接收来自B通道CPU和C通道CPU所发出的同步信号“1”；B通道CPU在发出同步信号“1”的同时，会接收来自A通道CPU和C通道CPU所发出的同步信号“1”；C通道CPU在发出同步信号“1”的同时，会接收来自A通道CPU和B通道CPU所发出的同步信号“1”；
延迟一段时间后，该延迟时间段内应足够其他通道CPU接收所发出的同步信号“1”，读取每一个通道CPU的结果寄存器，以获取同步结果，在预设时间段内，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“1”，则表示本通道CPU与该bit位所对应的通道CPU同步，以此方式类推，以判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则高握手同步成功，并执行步骤2)；若为“否”，则高握手同步失败，并报警同步故障。
2)低握手同步：通过向每一个通道CPU的同步寄存器写入0xAA，则表示发出同步信号“0”，每一个通道CPU的同步寄存器均发出同步信号“0”，并接收其他两通道CPU的同步信号，即：A通道CPU在发出同步信号“0”的同时，会接收来自B通道CPU和C通道CPU所发出的同步信号“0”；B通道CPU在发出同步信号“0”的同时，会接收来自A通道CPU和C通道CPU所发出的同步信号“0”；C通道CPU在发出同步信号“0”的同时，会接收来自A通道CPU和B通道CPU所发出的同步信号“0”；
延迟一段时间，该延迟时间段内应足够其他通道CPU接收所发出的同步信号“0”，读取每一个通道CPU的结果寄存器，以获取同步结果，在预设时间段内，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“0”，则表示本通道CPU与该bit位所对应的通道CPU同步，以此方式类推，以判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则低握手同步成功，并进入步骤(3)；若为“否”，则低握手同步失败，并报警同步故障。
(3)表示三通道CPU同步完成，即：高握手同步成功且低握手同步成功，置系统计数器的同步完成标志为真，让三通道CPU同时(下一个时钟周期)进入应用程序，以保证三块CPU板卡中的任务程序在同一个中断周期同步开始执行。
采用高握手同步和低握手同步共同判断多余度飞管计算机多通道之间的同步，提高了飞机管理计算机的稳定性、可靠性。
本发明不局限于上述可选实施方式，任何人在本发明的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是落入本发明权利要求界定范围内的技术方案，均落在本发明的保护范围之内。

Claims (6)

1.一种多余度飞机管理计算机的三通道CPU同步方法，在三通道CPU中均配置有同步寄存器和结果寄存器，其特征在于，该方法包括如下步骤：
(1)判断是否完成三通道CPU同步，若系统计数器的同步完成标志为真，则三通道CPU同时进入应用程序；若系统计数器的同步完成标志为假，则进入同步逻辑；
(2)同步逻辑
1)高握手同步：每一个通道CPU的同步寄存器发出同步信号“1”，并接收其他两通道CPU的同步信号，延迟一段时间后，读取每一个通道CPU的结果寄存器，在预设时间段内，判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则高握手同步成功，并执行步骤2)；若为“否”，则高握手同步失败，并报警同步故障；
2)低握手同步：每一个通道CPU的同步寄存器发出同步信号“0”，并接收其他两通道CPU的同步信号，延迟一段时间，读取每一个通道CPU的结果寄存器，在预设时间段内，判断本通道CPU与其它两个通道CPU是否同步，若为“是”，则低握手同步成功，并进入步骤(3)；若为“否”，则低握手同步失败，并报警同步故障；
(3)表示三通道CPU同步完成，置系统计数器的同步完成标志为真，并返回至步骤(1)。
2.根据权利要求1所述的多余度飞机管理计算机的三通道CPU同步方法，其特征在于，在步骤1)中，通过向每一个通道CPU的同步寄存器写入0x55，则表示发出同步信号“1”。
3.根据权利要求1所述的多余度飞机管理计算机的三通道CPU同步方法，其特征在于，在步骤2)中，通过向每一个通道CPU的同步寄存器写入0xAA，则表示发出同步信号“0”。
4.根据权利要求1所述的多余度飞机管理计算机的三通道CPU同步方法，其特征在于，在步骤1)中，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“1”，则表示本通道CPU与该bit位所对应的通道CPU同步。
5.根据权利要求1所述的多余度飞机管理计算机的三通道CPU同步方法，其特征在于，在步骤2)中，读取本通道CPU的结果寄存器中相应bit位，若bit位的值为“0”，则表示本通道CPU与该bit位所对应的通道CPU同步。
6.根据权利要求1所述的多余度飞机管理计算机的三通道CPU同步方法，其特征在于，所述系统计数器在初始状态下的同步完成标志为假。
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