CN110660745A - 半导体结构及其形成方法 - Google Patents

Abstract

一种方法包括将第一晶圆接合到第二晶圆。第一晶圆包括多个介电层、穿过多个介电层的金属管以及由金属管环绕的介电区。介电区具有多个台阶，多个台阶由金属管环绕的多个介电层的部分的侧壁和顶面形成。该方法还包括蚀刻第一晶圆以去除介电区并且留下由金属管环绕的开口，将开口延伸到第二晶圆中以露出第二晶圆中的金属焊盘，以及用导电材料填充开口，以在开口中形成导电插塞。本发明的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法

技术领域

本发明的实施例涉及半导体结构及其形成方法。

背景技术

由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自最小部件尺寸的反复减小(例如，将半导体工艺节点缩小到低于20nm的节点)，这允许将更多的组件集成到给定区域。随着近来对小型化、更高速度和更高带宽以及更低功耗和延迟的需求的增长，对半导体管芯的更小且更具创造性的封装技术的需求不断增长。

随着半导体技术的进一步发展，堆叠半导体器件已成为进一步减小半导体器件的物理尺寸的有效替代方案。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或多个半导体晶圆可以安装在彼此的顶部上，以进一步减小半导体器件的形状因数。

可以通过合适的接合技术将两个半导体晶圆接合在一起。常用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃料接合、接合剂接合、热压接合、反应接合等。一旦两个半导体晶圆接合在一起，两个半导体晶圆之间的界面可以在堆叠的半导体晶圆之间提供导电路径。

堆叠半导体器件的有利特征是，通过采用堆叠半导体器件可以实现更高的密度。此外，堆叠半导体器件可以实现更小的形状因数、成本效益、改进的性能和更低的功耗。

发明内容

本发明的实施例提供了一种形成半导体结构的方法，包括：将第一晶圆接合到第二晶圆，其中，所述第一晶圆包括：多个介电层；金属管，穿过所述多个介电层；和介电区，由所述金属管环绕，其中，所述介电区具有多个台阶，并且所述多个台阶由所述金属管环绕的所述多个介电层的部分的侧壁和顶面形成；蚀刻所述第一晶圆以去除所述介电区并且留下由所述金属管环绕的开口；将所述开口延伸到所述第二晶圆中以露出所述第二晶圆中的金属焊盘；以及用导电材料填充所述开口，以在所述开口中形成导电插塞。

本发明的另一实施例提供了一种形成半导体结构的方法，包括：形成第一晶圆，包括：形成多个介电层；和形成穿过所述多个介电层的金属管，其中，所述多个介电层的部分由所述金属管环绕，形成介电区；形成第二晶圆，包括：形成金属焊盘；和在所述金属焊盘上方形成与所述金属焊盘接触的蚀刻停止层；将所述第一晶圆接合到所述第二晶圆，其中，所述金属管与所述金属焊盘重叠；蚀刻所述第一晶圆和所述第二晶圆以形成开口，其中，在所述蚀刻中去除所述介电区，并且所述蚀刻停止在所述蚀刻停止层的顶面上；蚀刻所述蚀刻停止层；以及在所述开口中形成导电插塞。

本发明的又一实施例提供了一种半导体结构，包括：第一管芯，包括：第一半导体衬底；多个介电层，位于所述第一半导体衬底下面；多个金属环，每个金属环位于所述多个介电层中的一个中，其中，所述多个金属环的内部横向尺寸彼此不同，并且其中，所述多个金属环堆叠以形成金属管；和第一表面介电层，位于所述多个金属环和所述多个介电层下面；第二管芯，包括：第二半导体衬底；金属焊盘，位于所述第二半导体衬底上方；第二表面介电层，位于所述金属焊盘上面，其中，所述第一表面介电层接合至所述第二表面介电层；以及导电插塞，穿过所述第一管芯以接触所述金属焊盘的顶面。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图12示出了根据一些实施例的连接两个管芯的互连结构的形成中的中间阶段的截面图。

图13A、图13B和图13C示出了根据一些实施例的金属管的不同层中的双镶嵌结构的仰视图。

图14A和图14B示出了根据一些实施例的金属管中的一些双镶嵌结构的仰视图。

图15示出了根据一些实施例的用于形成堆叠晶圆/管芯结构的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同部件不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

根据各种实施例，提供互连两个堆叠管芯的互连结构及其形成方法。根据一些实施例，示出了形成互连结构的中间阶段。讨论了一些实施例的一些变化。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。

图1至图12示出了根据本发明的一些实施例的堆叠晶圆(和相应的堆叠管芯)的形成中的中间阶段的截面图。图1至图12中所示的步骤也在图15中所示的工艺流程300中示意性地反映。

图1示出了晶圆110的形成中的截面图。相应的工艺示出为图15中所示的工艺流程中的工艺302。根据本发明的一些实施例，晶圆110是器件晶圆，器件晶圆包括诸如晶体管和/或二极管的有源器件122，以及可能的无源器件，诸如电容器、电感器、电阻器等。晶圆110可以在其中包括多个相同的芯片124，其中示出了芯片124中的一个。在下文中，芯片124可选地称为(器件)管芯。因此，晶圆的后续讨论也适用于相应的器件管芯。根据本发明的一些实施例，晶圆110是图像传感器晶圆，图像传感器晶圆可以进一步是背侧照明图像传感器晶圆，并且有源器件122可以包括图像传感器，图像传感器可以是例如光电二极管。根据本发明的一些实施例，一些集成电路器件122形成在半导体衬底120的顶面上。这里未示出集成电路器件122的细节。根据本发明的可选实施例，晶圆110包括无源器件管芯并且没有有源器件。

根据本发明的一些实施例，晶圆110中包括逻辑器件和电路，逻辑器件和电路可以包括专用集成电路(ASIC)电路。根据本发明的可选实施例，晶圆110是逻辑晶圆，逻辑晶圆可以包括中央处理单元(CPU)管芯、微控制单元(MCU)管芯、输入-输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。晶圆110还可以包括存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯。

根据本发明的一些实施例，晶圆110包括半导体衬底120和形成在半导体衬底120的顶面处的部件(诸如晶体管)。半导体衬底120可以由晶块状硅、晶体锗、晶块状硅锗和/或III-V族化合物半导体(诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等)形成。半导体衬底120也可以是块状硅衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底120中形成浅沟槽隔离(STI)区(未示出)以隔离半导体衬底120中的有源区。虽然未示出，但是可以形成贯通孔以延伸到半导体衬底120中，并且贯通孔用于电互连晶圆110的相对侧上的部件。

层间电介质(ILD)126形成在半导体衬底120上方，并且填充集成电路器件122中的晶体管(未示出)的栅极堆叠件之间的空间。根据本发明的一些实施例，ILD 126由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、正硅酸乙酯(TEOS)等形成。可以使用旋涂、可流动化学汽相沉积(FCVD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)等来形成ILD126。虽然未示出，但是可以在ILD 126和集成电路器件122之间形成接触蚀刻停止层(CESL)，其中接触插塞128穿过CESL。

接触插塞128形成在ILD 126中，并且用于将集成电路器件122电连接到上面的金属线134和通孔136。根据本发明的一些实施例，接触插塞128由导电材料形成，导电材料选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金和/或它们的多层。接触插塞128的形成可以包括在ILD 126(和下面的CESL)中形成接触开口，将导电材料填充到接触开口中，以及执行平坦化工艺(诸如化学机械抛光(CMP)工艺)，以使接触插塞128的顶面与ILD 126的顶面齐平。

在ILD 126和接触插塞128上方存在互连结构130。互连结构130包括介电层132以及形成在介电层132中的金属线134和通孔136。此后，介电层132有时称为金属间介电(IMD)层132。根据本发明的一些实施例，一些介电层132由具有低于约3.0或约2.5的介电常数(k值)的低k介电材料形成。介电层132可以由Black Diamond(应用材料公司的注册商标)、含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成。根据本发明的可选实施例，介电层132中的一些或全部由非低k介电材料形成，诸如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。根据本发明的一些实施例，介电层132的形成包括沉积含致孔剂的介电材料，以及然后执行固化工艺以驱除致孔剂，因此剩余的介电层132变为多孔的。在IMD层132之间形成蚀刻停止层133，蚀刻停止层133可以由碳化硅、氮化硅等形成。

金属线134和通孔136形成在介电层132和蚀刻停止层133中。相同层级处的金属线134在下文中统称为金属层。根据本发明的一些实施例，互连结构130包括通过通孔136互连的多个金属层。金属线134和通孔136可以由铜或铜合金形成，并且还可以由其他金属形成。形成工艺可以包括单镶嵌和双镶嵌工艺。在单镶嵌工艺中，首先在介电层132的一个中形成沟槽，然后用导电材料填充沟槽。然后执行诸如CMP工艺的平坦化工艺以去除高于IMD层的顶面的导电材料的多余部分，在沟槽中留下金属线。在双镶嵌工艺中，沟槽和通孔开口都形成在IMD层中，其中通孔开口位于沟槽下方并且连接到沟槽。然后将导电材料填充到沟槽和通孔开口中以分别形成金属线和通孔。导电材料可以包括扩散阻挡件和位于扩散阻挡件上方的含铜金属材料。扩散阻挡件可以包括钛、氮化钛、钽、氮化钽等。

金属线134包括金属线134A，金属线134A有时称为顶部金属线。顶部金属线134A也统称为顶部金属层。相应的介电层132A可以由非低k介电材料形成，非低k介电材料诸如未掺杂的硅酸盐玻璃(USG)、氧化硅、氮化硅等。介电层132A也可以由低k介电材料形成，低k介电材料可以选自下面的IMD层132的类似材料。

根据本发明的一些实施例，在顶部金属层上方形成钝化层138。钝化层138是晶圆110的表面介电层。钝化层138由非低k介电材料形成，非低k介电材料具有阻挡湿气和有害化学物质到达器件122和互连结构130的功能。此外，钝化层138可以由可以用于熔融接合的材料形成，并且可以包括氧化硅。根据本发明的一些实施例，在顶部金属线134A和钝化层138之间不形成蚀刻停止层。因此，钝化层138的底面与金属线134A的顶面直接接触。钝化层138可以由均质材料形成，钝化层138的所有部分由相同的材料形成，诸如氧化硅。

晶圆110(管芯124)包括多个金属管140，其中示出了一个金属管140。金属管140可以由金属和金属合金形成，诸如铜、钛、铝、铝铜(AlCu)、钽、钨等。根据一些实施例，每个金属管140包括扩散阻挡件和位于扩散阻挡件上的金属材料。扩散阻挡件可以由钛、钽、氮化钛、氮化钽等形成。金属材料可以是铜、铝等。图1示意性地示出了一些金属管140中的扩散阻挡层35和金属材料，而其他金属管和金属线和通孔可具有类似的结构。金属管140包括多个金属线部分134B-1、134B-2、134B-3和134B-4，如所示实例中示出的，每个金属线部分位于一个金属线层中。也就是说，金属线部分(诸如134B-1、134B-2、134B-3、134B-4)和金属线134中的一个处于相同的层级。金属管140还包括多个通孔部分136B-1、136B-2和136B-3，如所示的实例中示出的，每个通孔部分位于一个金属通孔层中。也就是说，通孔部分(诸如136B-1、136B-2、136B-3)和通孔136中的一个处于相同的层级。金属线部分134B-1、134B-2、134B-3和134B-4以及通孔部分136B-1、136B-2和136B-3交替布置。应理解，晶圆110可以包括比图示的更多或更少的金属层和通孔层。因此，金属管140中的通孔部分和金属线部分的总数将相应地变化。金属管140以与相同的金属层中的金属线134和通孔136的形成相同的工艺形成。金属线部分134B-1、134B-2、134B-3和134B-4中的每一个以及通孔部分136B-1、136B-2和136B-3中的每一个可以是实心环。所得金属管140也是实心金属管。如根据一些实施例所示，金属管140通过一些金属线134和通孔136电耦接至有源器件122。

金属管140环绕其中的介电区142，并且介电区142包括由金属管140环绕的介电层132的部分。根据本发明的一些实施例，介电区142具有逐渐增加的横向尺寸，横向尺寸可以是从介电区142的顶部到介电区142的底部的直径。例如，在所示实施例中，由金属管140的相应通孔部分环绕的每个介电部分具有比由相应的金属管140的上面的金属线部分环绕的介电部分更大的横向尺寸。由金属管140的相应金属线部分环绕的每个介电部分也具有比由相应的上面的通孔部分环绕的介电部分更大的横向尺寸。因此，介电区142的侧壁和顶面形成多个台阶。换句话说，在金属管140的每个双镶嵌结构中，金属管140的通孔部分的内侧壁相对于相应的上面的金属线部分的内侧壁凹入。通孔部分和金属线部分的内侧壁是接触介电区142的侧壁的侧壁。

根据本发明的可选实施例，在金属管140的双镶嵌结构的每个(或一些但不是全部)中，金属管140的通孔部分136B-1/136B-2/136B-3的内侧壁的一部分与相应的上面的金属线部分134B-2/136B-3/136B-4的内侧壁齐平。换句话说，金属管140的每个通孔部分可以具有在相同的双镶嵌结构中与上面的金属线部分的内侧壁齐平的内侧壁。例如，通孔部分136B-1和金属线部分134B-2处于相同的双镶嵌结构中，并且可以具有彼此齐平的内侧壁。通孔部分136B-2和金属线部分134B-3处于相同的双镶嵌结构中，并且可以具有彼此齐平的内侧壁。通孔部分136B-3和金属线部分134B-4处于相同的双镶嵌结构中，并且可以具有彼此齐平的内侧壁。因此，相应的介电区142具有比所示更少的台阶，因为在一些双镶嵌结构内部没有形成台阶。相反，在双镶嵌结构之间形成台阶。

根据本发明的一些实施例，金属管140的外侧壁基本上是直的和垂直的。这意味着金属管140的通孔部分和金属线部分的外侧壁彼此齐平。根据本发明的一些实施例，金属管140的通孔部分和金属线部分的外侧壁彼此不齐平。例如，当金属线部分134B-1、134B-2、134B-3和134B-4以及通孔部分136B-1、136B-2和136B-3具有相同的厚度(在水平方向上测量)时，下部的通孔部分和金属线部分的外侧壁比相应的上部的通孔部分和金属线部分的外侧壁更远离金属管140的中心线141。换句话说，金属管140的通孔部分和金属线部分的外侧壁也形成多个台阶。

图13A示出了分别由具有内侧壁136B-3'和134B-4'的通孔部分136B-3和金属线部分134B-4(图1)形成的第一双镶嵌结构的仰视图。内侧壁134B-4'和136B-3'的直径分别为D1和D2，直径D2大于(或等于)直径D1。图13B示出了分别由具有内侧壁136B-2'和134B-3'的通孔部分136B-2和金属线部分134B-3(图1)形成的第二双镶嵌结构的仰视图。内侧壁134B-3'和136B-2'的直径分别为D3和D4，直径D4大于(或等于)直径D3，直径D3进一步大于D2。图13C示出了由通孔部分136B-1和金属线部分134B-2(图1)形成的第三双镶嵌结构的仰视图，通孔部分136B-1和金属线部分134B-2分别具有内侧壁136B-1'和134B-2'。内侧壁134B-2'和136B-1'的直径分别为D5和D6，直径D6大于(或等于)D5，D5进一步大于直径D4。金属线部分134B-1(图1)可以具有与金属线部分134B-2(图13C)类似的仰视图形状，其中内侧壁的直径大于D6。

在整个说明书中，尺寸D1至D6称为金属管140的内部横向尺寸。根据本发明的一些实施例，如图13A、图13B和图13C所示，可以存在的关系为D6≥D5>D4≥D3>D2≥D1。

在如图13A、图13B和图13C所示的示例中，双镶嵌结构的内侧壁和外侧壁具有圆形仰视图形状。可以理解的是，双镶嵌结构(和单镶嵌结构)的内侧壁和外侧壁的仰视图可以采用除圆形之外的形状，可以包括但不限于正方形、六边形、矩形、椭圆形。例如，图14A示出金属管140中的金属部分，金属部分具有内侧壁和外侧壁，内侧壁具有正方形的仰视图形状，外侧壁具有圆形的仰视图形状。图14B示出了具有内侧壁和外侧壁的金属部分，该内侧壁具有圆形的仰视图形状，外侧壁具有正方形的仰视图形状。

图2示出了晶圆210的形成中的截面图。根据本发明的一些实施例，晶圆210是包括诸如晶体管和/或二极管的有源器件222以及可能的无源器件的器件晶圆，无源器件诸如电容器、电感器、电阻器等。晶圆210中可以包括多个相同的芯片/管芯224，其中示出了芯片224的一个的细节。根据本发明的一些实施例，器件管芯224是逻辑管芯，逻辑管芯可以是其中包括ASIC电路的ASIC管芯。根据本发明的一些实施例，器件管芯224是逻辑管芯，逻辑管芯可以是CPU管芯、MCU管芯、IO管芯、BB管芯、AP管芯等。器件管芯224也可以是存储器管芯，诸如DRAM管芯或SRAM管芯。根据本发明的可选实施例，晶圆210包括无源器件(其中没有有源器件)。

根据本发明的一些实施例，晶圆210包括半导体衬底220和形成在半导体衬底220的顶面处的部件(诸如晶体管)。半导体衬底220可以由选自用于形成半导体衬底120(图1)的候选材料的相同组的材料形成，并且可以具有选自半导体衬底120的候选结构的相同组的结构。虽然未示出，但是可以形成贯通孔以延伸到半导体衬底220中，并且贯通孔用于电连接晶圆210的相对侧上的部件。

ILD 226形成在半导体衬底220上方，并且填充集成电路器件222中的晶体管(未示出)的栅极堆叠件之间的空间。根据本发明的一些实施例，ILD 226由选自ILD 126(图1)的同一组候选材料的材料形成。也可以使用旋涂、FCVD、CVD、PECVD、LPCVD等形成ILD 226。

接触插塞228形成在ILD 226中。在ILD 226和接触插塞228上方存在互连结构230。互连结构230包括介电层232以及形成在介电层232中的金属线234和通孔236。此后，介电层232可选地称为IMD层232。还可以形成蚀刻停止层233。根据本发明的一些实施例，一些介电层232由低k介电材料形成，低k介电材料具有低于约3.0或约2.5的介电常数(k值)。根据本发明的可选实施例，介电层232中的一些或全部由非低k介电材料形成，非低k介电材料诸如氧化硅、碳化硅、碳氮化硅、碳氮氧化硅等。

金属线234和通孔236形成在介电层232和蚀刻停止层233中。根据本发明的一些实施例，互连结构230包括通过通孔236互连的多个金属层。金属线234和通孔236可以由铜或铜合金形成，并且也可以由其他金属形成。形成工艺可以包括单镶嵌和双镶嵌工艺。金属线234包括金属线234A，有时称为顶部金属线。示出了顶部金属线的一个，并且在下文中称为金属焊盘234A。与金属焊盘234A在同一层中的其他金属线未示出，但也可以存在。相应的介电层232可以由诸如USG、氧化硅、氮化硅等的非低k介电材料形成，或者可以由低k介电材料形成。

根据本发明的一些实施例，在顶部金属层上方形成钝化层238。钝化层238是晶圆210的表面介电层。钝化层238可以由非低k介电材料形成，钝化层238具有阻挡湿气和有害化学物质到达器件222和互连结构230的功能。此外，钝化层238可以由可以用于熔融接合的材料形成，并且可以包括氧化硅。根据本发明的一些实施例，蚀刻停止层239形成在顶部金属层234和钝化层238之间。蚀刻停止层239由与钝化层238的材料不同的材料形成。蚀刻停止层的材料239可以选自氧化铜、氧化铪、氧化铝、氧化钨、氮化硅、碳化硅、氮氧化硅、碳氮氧化硅等。

如图3所示，半导体晶圆110接合到半导体晶圆210。相应的工艺示出为图15所示的工艺流程中的工艺304。半导体晶圆110和半导体晶圆210通过合适的接合技术接合在一起，例如，可以包括氧化物-氧化物接合(也称为熔融接合)的直接接合。根据本发明的一些实施例，在直接接合工艺中，钝化层138和238是氧化物层(例如，由氧化硅形成)，它们通过熔融接合彼此接合，例如，利用形成的Si-O-Si键。

图4示出了在堆叠晶圆上形成一个或多个介电层之后的图3中所示的半导体器件的截面图。相应的工艺示出为图15中所示的工艺流程中的工艺306。根据本发明的一些实施例，介电层包括衬垫氧化物层22和位于衬垫氧化物层22上方的硬掩模层24。衬垫氧化物层22可以由氧化硅形成，并且硬掩模层24可以由氮化硅形成。介电层也可以用作底部抗反射涂(BARC)层。可以使用例如热氧化形成层22，其中衬底120的顶面层被氧化。可以使用诸如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、原子层沉积(ALD)等的沉积方法来形成层24。层22和24也可以由其他介电材料形成。

接下来，使用合适的沉积和光刻技术在介电层22和24上方形成诸如光刻胶(未示出)的图案化的掩模。可以对半导体晶圆110的衬底120和介电层22和24执行合适的蚀刻工艺，诸如反应离子蚀刻(RIE)工艺或其他干蚀刻工艺。因此，在介电层22和24以及衬底120中形成开口26。相应的工艺示出为图15中所示的工艺流程中的工艺308。开口26穿过半导体衬底120，并且停止在下面的介电层上。例如，开口26可以停止在接触蚀刻停止层(CESL，未示出)的顶面上，该接触蚀刻停止层形成在ILD 126上方，其中CESL的顶面暴露于开口26。根据本发明的可选实施例，开口26穿过CESL并且停止在ILD 126的顶部上，其中ILD 126的顶面暴露于开口26。根据本发明的可选实施例，开口26可以穿过ILD 126并且停止在下面的介电层的顶面上。

参考图5，沉积介电层28。相应的工艺示出为图15所示的工艺流程中的工艺310。介电层28可以形成在开口26的底部处和侧壁上。另外，介电层28具有与介电层22和24重叠的部分。介电层28可以由可以用于集成电路制造的各种介电材料形成。例如，介电层28可以由二氧化硅、氮化硅、氮氧化硅、碳化硅等形成。另外，也可以使用上述介电材料的组合来形成介电层28。根据本发明的一些实施例，使用诸如CVD或ALD的共形沉积方法形成介电层28，并且因此介电层28是共形层，例如，介电层28的不同部分的厚度变化小于约20％。

参考图6，形成图案化的掩模层30。图案化的掩模30可以延伸到开口26中，使得衬底120的侧壁上的介电层28的部分受到保护。根据本发明的一些实施例，图案化的掩模30是光刻胶。

参考图7，图案化的掩模30用作蚀刻掩模以蚀刻下面的晶圆110和210的部分。相应的工艺示出为图15中所示工艺流程中的工艺312。蚀刻是各向异性的，并且可以使用干蚀刻来执行。由于下面的蚀刻的结构包括不同的材料，因此蚀刻还可以包括使用不同的蚀刻气体的多个蚀刻工艺。因此，开口32形成为开口26的延伸部分。随着蚀刻工艺的进行，金属管140的内表面暴露。选择蚀刻气体，使得金属管140的暴露部分不被蚀刻，同时蚀刻介电区142(图6)。例如，取决于蚀刻的部分的材料，蚀刻气体可以包括NF₃和NH₃的混合气体，或HF和NH₃的混合气体。

在如图6所示的介电区142的蚀刻中，虽然不打算蚀刻金属管140，但是由于介电区142和金属管140的蚀刻速率之间的蚀刻选择性不是无限的，所以暴露的金属管140的拐角可以是圆形的。总的来说，金属管140的面向开口32的内侧壁将具有倾斜轮廓，其中内侧壁倾斜有多个波纹。因此，每个金属线部分134B-1、134B-2、134B-3和134B-4以及通孔部分136B-1、136B-2和136B-3的侧壁可以具有从顶部到底部的连续倾斜的侧壁。

在去除介电区142之后，蚀刻下面的钝化层138和238的部分，并且开口32延伸到蚀刻停止层239的顶面。根据本发明的一些实施例，蚀刻停止层239用于确定何时应停止蚀刻。通过检测蚀刻停止层239中的元素的呈现来执行该确定，并且发现蚀刻停止层239中的元素(诸如氮，如果上面的钝化层138和238不包括氮化物)指示蚀刻停止层239已暴露。在蚀刻停止层239暴露时，停止蚀刻停止层239之上的区域的蚀刻。通过在晶圆210中形成蚀刻停止层239，更好地控制该工艺，并且不需要过多的蚀刻。例如，晶圆110/210的边缘部分和中心部分的蚀刻速率是不同的。为了确保在晶圆210中的所有金属焊盘234A暴露之后停止蚀刻，延长了蚀刻时间。延长的蚀刻导致钝化层138和238之间的暴露的接头损坏，并且可以产生延伸到界面的空隙。这些空隙导致随后难以用金属填充开口26和32，并且可能在产生的导电插塞中引起空隙。蚀刻停止层239的形成改善了工艺控制，并且导致过蚀刻的期望减少。作为比较，晶圆110可以不包括钝化层138和顶部金属134A之间的蚀刻停止层。

根据一些实施例，钝化层138和238中的开口32的部分变得陡峭。例如，当钝化层138和238由氧化硅形成时，在钝化层138和238的蚀刻中，可以使用诸如CF₄、C₄F₈、CHF₃等的含氟蚀刻气体或它们的组合作为蚀刻气体。可以添加氧气(O₂)。采用含碳和氟的蚀刻气体来形成聚合物，聚合物覆盖钝化层138和238中形成的开口的侧壁。聚合物的量影响开口的侧壁的垂直程度，并且在具有适当厚度的聚合物的情况下，钝化层138和238中的开口可以是基本垂直的。聚合物的厚度可以通过调整氧气的流速来调整，并且提供的氧气越多，聚合物越薄，反之亦然。根据本发明的一些实施例，倾斜角α大于约85度，并且可以在约85度和约90度之间的范围内，或者在约88度和约90度之间的范围内。

图8示出了蚀刻停止层239的蚀刻，因此暴露金属焊盘234A。相应的工艺示出为图15所示的工艺流程中的工艺314。用于蚀刻钝化层138和238的工艺条件与用于蚀刻蚀刻停止层239的工艺条件不同。例如，用于蚀刻钝化层138和238的蚀刻气体可以与用于蚀刻蚀刻停止层239的蚀刻气体不同。

接下来，参考图9，形成保护层36。相应的工艺示出为图15所示的工艺流程中的工艺316。保护层36延伸到开口26和32的底部和侧壁，并且可以在介电层28上延伸。保护层36由介电材料形成，介电材料可以选自二氧化硅、氮化硅、氮氧化硅、碳化硅等。另外，也可以使用上述介电材料的组合来形成保护层36。根据本发明的一些实施例，使用诸如ALD或CVD的共形沉积方法形成保护层36。因此，保护层36的厚度是均匀的或基本均匀的，例如，不同部分具有小于约20％的厚度变化。保护层36的厚度可以在约和约

之间的范围内。介电层28和保护层36可以由相同的介电材料或不同的介电材料形成。

参考图10，执行各向异性蚀刻以蚀刻保护层36，其中通过箭头37示出蚀刻。可以在不形成蚀刻掩模的情况下执行各向异性蚀刻。因此，可以将如图10所示的整个开口暴露于蚀刻。相应的工艺示出为图15中所示的工艺流程中的工艺318。蚀刻可以包括干蚀刻工艺。在蚀刻中，去除保护层36的水平部分，并且水平部分包括位于介电层22和24的顶部上的部分，以及位于开口32的底部处的部分。由于金属管140的台阶的形成，金属管140的内侧壁总体上具有倾斜的轮廓。此外，暴露的金属管140的拐角是圆形的，并且金属管140的内侧壁可以是倾斜的。这使得易于去除介电保护层36的一些垂直部分。根据一些实施例，保护层36的剩余部分不与金属管140的侧壁接触。或者说，金属管140的侧壁上的介电保护层36的部分被去除。而且，可以不存在与金属管140处于相同的层级(诸如在台阶的拐角处)的保护层36的任何剩余部分。

由于钝化层138和238中的开口32的部分的垂直轮廓，并且还因为钝化层138和238的侧壁上的保护层36的部分在开口32的内部深处，所以位于钝化层138和238与蚀刻停止层239的侧壁上的保护层36的部分具有至少一些部分，并且可能保留大部分。保护层36可以具有留在开口26中的一些部分(与衬底120处于相同的层级)，这些部分可以被减薄。在各向异性蚀刻期间，也可以去除与衬底120处于相同层级的保护层36的部分。然而，由于介电层24保护衬底120的侧壁，因此开口26中的保护层36的剩余部分的厚度可以更大或更小，而不会影响所得结构的性能。由于衬底120和钝化层138和238比金属管140的通孔部分和金属线部分的每一层都厚，进一步因为钝化层138和238的侧壁基本上是垂直的，所以可以从金属管140去除保护层36，并且保护层36可以保留在钝化层138和238的侧壁上。保护层36因此保护钝化层138和238之间的界面，该界面是接合界面。而且，界面可能在前面的开口32的形成中被损坏，导致空隙延伸到界面。保护层36具有至少部分地填充空隙的功能。保护层36的剩余部分形成两个环，一个在半导体衬底120的层级处，另一个在钝化层138和238的层级处。

然后，根据本发明的一些实施例，将导电材料填充到开口26和32中。得到的结构如图11所示。根据本发明的一些实施例，导电阻挡层38沉积为内衬开口26和32的侧壁和底部。在钝化层138和238的侧壁上形成保护层36改善了导电阻挡层38的粘附性。相应的工艺示出为图15所示的工艺流程中的工艺320。导电阻挡层38可以由钛、氮化钛、钽、氮化钽、它们的组合或它们的复合层形成。根据本发明的一些实施例，导电阻挡层38具有基本均匀的厚度。可以使用诸如ALD或CVD的共形沉积方法来形成导电阻挡层38。

另外，晶种层(导电材料40的一部分，未单独示出)可以沉积在导电阻挡层38上方。晶种层可以由铜或铜合金形成。晶种层可以通过诸如PVD的合适的沉积技术形成。一旦沉积了导电阻挡层38和晶种层，就将导电材料40填充到剩余的开口26和32中。相应的工艺示出为图15所示的工艺流程中的工艺322。导电材料40也可以由铜或铜合金形成。根据本发明的一些实施例，通过电镀工艺将导电材料40填充在开口中。

在填充导电材料之后，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以去除导电材料40和导电阻挡层38的多余部分。相应的工艺示出为图15所示的工艺流程中的工艺324。图11中示出了所得到的结构。在平坦化期间，保护层36的水平部分可以用作CMP停止层。根据本发明的一些实施例，介电层24或22的水平部分可以用作CMP停止层，并且去除上面的介电层的部分。如图11所示，形成导电插塞42，导电插塞42包括导电阻挡层38和导电材料40的剩余部分。导电插塞42电连接到金属管140，金属管140还连接到晶圆110中的有源器件122。此外，导电插塞42电连接到金属焊盘234A，金属焊盘234A还连接到晶圆210中的有源器件222。因此，导电插塞42用作用于电耦接/连接至有源器件122和222的互连件。可以理解，保护层36包括位于半导体衬底120中的第一部分，以及位于钝化层138和238中的第二部分。保护层36的第一部分和第二部分中的每个均形成环绕导电插塞42的完整的环。

参考图12，形成介电层44。介电层44由介电材料形成，介电材料可选自氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合以及它们的多层。介电层44可以通过合适的沉积技术沉积，合适的沉积技术诸如CVD方法、ALD、PECVD等。在随后的步骤中，沿着划线48将接合的晶圆110和210锯切成多个封装件46，每个封装件包括器件管芯124和器件管芯224。根据器件管芯124是背照式图像传感器的一些实施例，光可以从器件管芯124的顶部投射到器件管芯124中的图像传感器上。

应注意，虽然图12示出了堆叠在一起的两个半导体晶圆，但是本领域技术人员将认识到，图12中所示的堆叠半导体器件仅是示例。可能有许多替代、变化和修改。例如，堆叠半导体器件可以容纳多于两个的半导体晶圆。

在以上示出的实施例中，根据本发明的一些实施例讨论了一些工艺和部件。还可以包括其他部件和工艺。例如，可以包括测试结构以帮助3D封装或3DIC器件的验证测试。例如，测试结构可以包括在再分布层中或在衬底上形成的测试焊盘，测试焊盘允许测试3D封装或3DIC，探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上执行。另外，本文公开的结构和方法可以与测试方法结合使用，测试方法结合已知良好管芯的中间验证以增加良率以及降低成本。

本发明的实施例具有一些有利特征。通过形成保护层，保护两个晶圆之间的接合界面，并且填充相应的空隙。随后形成的导电插塞不太可能具有空隙。此外，在钝化层和顶部金属焊盘之间形成蚀刻停止层进一步减少了对界面的损坏。

根据本发明的一些实施例，一种方法包括将第一晶圆接合到第二晶圆。第一晶圆包括多个介电层、穿过多个介电层的金属管以及由金属管环绕的介电区。介电区具有多个台阶，多个台阶由金属管环绕的多个介电层的部分的侧壁和顶面形成。该方法还包括蚀刻第一晶圆以去除介电区并且留下由金属管环绕的开口，将开口延伸到第二晶圆中以露出第二晶圆中的金属焊盘，以及用导电材料填充开口，以在开口中形成导电插塞。在实施例中，该方法还包括在露出第二晶圆中的金属焊盘之后，沉积延伸到开口中的介电保护层；以及执行各向异性蚀刻以去除金属管中的介电保护层的部分。在实施例中，在各向异性蚀刻之后，介电保护层具有留下以覆盖第一晶圆中的第一表面介电层和第二晶圆中的第二表面介电层的侧壁的侧壁部分，其中第一表面介电层接合到第二表面介电层。在实施例中，该方法还包括形成金属管，其中金属管中的介电区具有从介电区的顶面到介电区的底面逐渐减小的横向尺寸。在实施例中，金属管包括多个金属线部分，每个金属线部分位于多个介电层的一个中；以及多个通孔部分，与多个金属线部分插接，其中多个金属线部分和多个通孔部分形成多个环，并且多个环中的每个环的内部横向尺寸等于或大于所有相应的下部环的内部横向尺寸。在实施例中，多个环中的每个环的横向尺寸大于所有相应的下部环的内部横向尺寸。在实施例中，第二晶圆包括位于金属焊盘上方并且与金属焊盘接触的蚀刻停止层，并且将开口延伸到第二晶圆中包括蚀刻位于蚀刻停止层上方的介电层，并且蚀刻停止在蚀刻停止层上；以及蚀刻穿过蚀刻停止层，其中使用不同的蚀刻气体蚀刻介电层和蚀刻停止层。

根据本发明的一些实施例，一种方法包括形成第一晶圆，形成第一晶圆包括形成多个介电层；以及形成穿过多个介电层的金属管，其中，多个介电层的部分由金属管环绕，从而形成介电区；形成第二晶圆包括形成金属焊盘；以及在金属焊盘上方形成与金属焊盘接触的蚀刻停止层；将第一晶圆接合到第二晶圆，其中金属管与金属焊盘重叠；蚀刻第一晶圆和第二晶圆以形成开口，其中在蚀刻中去除介电区以留下开口，并且蚀刻停止在蚀刻停止层的顶面上；蚀刻蚀刻停止层；以及在开口中形成导电插塞。在实施例中，蚀刻第一晶圆和第二晶圆包括使用与用于蚀刻蚀刻停止层的蚀刻气体不同的蚀刻气体蚀刻介电层，介电层位于蚀刻停止层上方并且接触蚀刻停止层。在实施例中，形成金属管包括形成具有不同内部横向尺寸的多个金属线部分和多个通孔部分。在实施例中，金属管包括面向第一晶圆中的半导体衬底的第一表面；以及面向远离半导体衬底的第二表面，并且在从第一表面到第二表面的方向上，金属管的内部横向尺寸连续减小。在实施例中，多个金属线部分中的每个的内部横向尺寸与紧邻的上面和下面的金属通孔部分的内部横向尺寸不同。在实施例中，蚀刻第一晶圆包括蚀刻穿过第一晶圆的半导体衬底以形成贯穿开口；形成内衬贯穿开口的介电衬垫；并且蚀刻介电衬垫和位于介电衬垫的底部下面的第一晶圆的部分。在实施例中，该方法还包括：在蚀刻蚀刻停止层之后并且在形成导电插塞之前，形成介电保护层；以及去除金属管的内侧壁上的介电保护层的部分，其中介电保护层包括位于第一晶圆的半导体衬底的侧壁上的上部和从第一晶圆延伸到第二晶圆的下部。

根据本发明的一些实施例，一种结构包括第一管芯，该第一管芯包括第一半导体衬底；多个介电层，位于第一半导体衬底下面；多个金属环，每个金属环位于多个介电层中的一个中，其中多个金属环的内部横向尺寸彼此不同，并且其中多个金属环堆叠以形成金属管；以及第一表面介电层，位于多个金属环和多个介电层下面；第二管芯，包括第二半导体衬底；金属焊盘，位于第二半导体衬底上方；第二表面介电层，位于金属焊盘上面，其中第一表面介电层接合至第二表面介电层；以及导电插塞，穿过第一管芯以接触金属焊盘的顶面。在实施例中，该结构还包括介电保护层，该介电保护层包括环绕导电插塞的第一部分，其中介电保护层的第一部分接触第一表面介电层和第二表面介电层的侧壁。在实施例中，介电保护层还包括环绕导电插塞的第二部分，其中介电保护层的第二部分接触第一半导体衬底的侧壁。在实施例中，导电插塞具有位于金属管中的部分，并且从导电插塞的部分的顶部到底部，导电插塞的部分的内部横向直径逐渐减小。在实施例中，多个金属环包括多个镶嵌结构，每个镶嵌结构具有金属线部分和位于金属线部分上面的通孔部分，并且通孔部分具有小于金属线部分的第二内部横向尺寸的第一内部横向尺寸。在实施例中，该结构还包括位于金属焊盘上方并且与金属焊盘接触的蚀刻停止层，其中导电插塞穿过蚀刻停止层。

上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：

将第一晶圆接合到第二晶圆，其中，所述第一晶圆包括：

多个介电层；

金属管，穿过所述多个介电层；和

介电区，由所述金属管环绕，其中，所述介电区具有多个台阶，并且所述多个台阶由所述金属管环绕的所述多个介电层的部分的侧壁和顶面形成；

蚀刻所述第一晶圆以去除所述介电区并且留下由所述金属管环绕的开口；

将所述开口延伸到所述第二晶圆中以露出所述第二晶圆中的金属焊盘；以及

用导电材料填充所述开口，以在所述开口中形成导电插塞。

2.根据权利要求1所述的方法，还包括：

在露出所述第二晶圆中的所述金属焊盘之后，沉积延伸到所述开口中的介电保护层；以及

执行各向异性蚀刻以去除所述金属管中的所述介电保护层的部分。

3.根据权利要求2所述的方法，其中，在所述各向异性蚀刻之后，所述介电保护层具有留下的侧壁部分，以覆盖所述第一晶圆中的第一表面介电层和所述第二晶圆中的第二表面介电层的侧壁，其中，所述第一表面介电层接合到所述第二表面介电层。

4.根据权利要求1所述的方法，还包括形成所述金属管，其中，所述金属管中的所述介电区具有从所述介电区的顶面到所述介电区的底面逐渐减小的横向尺寸。

5.根据权利要求4所述的方法，其中，所述金属管包括：

多个金属线部分，每个所述金属线部分位于所述多个介电层的一个中；以及

多个通孔部分，与所述多个金属线部分插接，其中，所述多个金属线部分和所述多个通孔部分形成多个环，并且所述多个环中的每个环的内部横向尺寸等于或大于所有相应的下部环的内部横向尺寸。

6.根据权利要求5所述的方法，其中，所述多个环中的每个环的横向尺寸大于所有相应的下部环的内部横向尺寸。

7.根据权利要求1所述的方法，其中，所述第二晶圆包括位于所述金属焊盘上方并且与所述金属焊盘接触的蚀刻停止层，并且将所述开口延伸到所述第二晶圆中包括：

蚀刻位于所述蚀刻停止层上方的介电层，并且所述蚀刻停止在所述蚀刻停止层上；以及

蚀刻穿过所述蚀刻停止层，其中，使用不同的蚀刻气体蚀刻所述介电层和所述蚀刻停止层。

8.一种形成半导体结构的方法，包括：

形成第一晶圆，包括：

形成多个介电层；和

形成穿过所述多个介电层的金属管，其中，所述多个介电层的部分由所述金属管环绕，形成介电区；

形成第二晶圆，包括：

形成金属焊盘；和

在所述金属焊盘上方形成与所述金属焊盘接触的蚀刻停止层；

将所述第一晶圆接合到所述第二晶圆，其中，所述金属管与所述金属焊盘重叠；

蚀刻所述第一晶圆和所述第二晶圆以形成开口，其中，在所述蚀刻中去除所述介电区，并且所述蚀刻停止在所述蚀刻停止层的顶面上；

蚀刻所述蚀刻停止层；以及

在所述开口中形成导电插塞。

9.根据权利要求8所述的方法，其中，蚀刻所述第一晶圆和所述第二晶圆包括：使用与用于蚀刻所述蚀刻停止层的蚀刻气体不同的蚀刻气体来蚀刻位于所述蚀刻停止层上方并且接触所述蚀刻停止层的介电层。

10.一种半导体结构，包括：

第一管芯，包括：

第一半导体衬底；

多个介电层，位于所述第一半导体衬底下面；

多个金属环，每个金属环位于所述多个介电层中的一个中，其中，所述多个金属环的内部横向尺寸彼此不同，并且其中，所述多个金属环堆叠以形成金属管；和

第一表面介电层，位于所述多个金属环和所述多个介电层下面；

第二管芯，包括：

第二半导体衬底；

金属焊盘，位于所述第二半导体衬底上方；

第二表面介电层，位于所述金属焊盘上面，其中，所述第一表面介电层接合至所述第二表面介电层；以及

导电插塞，穿过所述第一管芯以接触所述金属焊盘的顶面。

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