CN110660015A - 用于在图形引擎上同时执行多个上下文的方法和设备 - Google Patents

Abstract

本发明涉及在图形引擎上同时执行多个上下文的方法和设备。同时命令流播器的设备和方法。例如，设备的一个实施例包括：多个工作元素队列，其要存储多个线程上下文的工作元素，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；多个命令流播器，每个命令流播器与所述多个工作元素队列中的一个相关联，命令流播器要独立地提交指令以按照工作元素指定的那样执行；线程分派器，其要评估包括优先级值的线程上下文，要用执行标识符（ID）标记每个指令，以及要响应性地根据线程上下文来分派包括执行ID的每个指令；以及多个图形功能单元，其要独立地执行由线程分派器分派的每个指令，并且要基于其执行ID将每个指令与线程上下文相关联。

Description

用于在图形引擎上同时执行多个上下文的方法和设备

技术领域

本发明的实施例一般涉及图形处理系统的领域。更具体地，实施例涉及用于在图形引擎上同时执行多个上下文的系统和方法。

背景技术

图形引擎在计算资源方面规模越来越大。当前的图形硬件实现一次只运行一个上下文。鉴于不同的图形应用所需的计算资源的宽泛变化，较小的图形应用往往在执行期间未充分利用图形引擎。

附图说明

可以从结合附图的以下详细描述获得对本发明的更好的理解，在附图中：

图1是计算机系统的实施例的框图，该计算机系统带有具有一个或多个处理器核的处理器和图形处理器；

图2图示了可以在其上实现本发明的实施例的处理器；

图3图示了可以在其上实现本发明的实施例的示例性图形处理器；

图4图示了可以在其上实现本发明的实施例的示例性图形处理引擎；

图5图示了可以在其上实现本发明的实施例的示例性架构；

图6图示了可以在其上实现本发明的实施例的示例性调度和执行电路；

图7图示了可以由本发明的实施例使用的示例性图形处理器指令格式；

图8图示了可以在其上实现本发明的实施例的示例性图形处理器，其包括命令流播器、线程分派器和执行逻辑；

图9A-B图示了可以由本发明的实施例利用的示例性图形命令格式和命令序列；

图10图示了可以在其上实现本发明的实施例的示例性数据处理系统；

图11图示了根据本发明某些实施例可用的示例性IP核开发组件；

图12图示了可以在其上实现本发明的实施例的示例性片上系统（SoC）；

图13图示了可以在其上实现本发明的实施例的示例性图形处理器架构；

图14图示了可以在其上实现本发明的实施例的示例性图形处理器架构的附加细节；

图15图示了示例性图形处理系统；

图16图示了具有多个上下文流播器的架构的一个实施例；

图17图示了其中通过执行单元来传播执行ID的一个实施例；以及

图18图示了根据本发明的一个实施例的方法。

具体实施方式

在以下描述中，为了解释的目的，阐述了众多特定细节以便提供对下面描述的本发明的实施例的透彻理解。然而，对本领域技术人员将明显的是，在没有这些特定细节中的一些细节的情况下可实践本发明的实施例。在其他实例中，众所周知的结构和装置以框图形式示出，以避免模糊本发明的实施例的基本原理。

示例性图形处理器架构和数据类型

系统概述

图1是根据一实施例的处理系统100的框图。在各种实施例中，系统100包括一个或多个处理器102和一个或多个图形处理器108，并且可以是单处理器桌上型系统、多处理器工作站系统或者具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是合并在片上系统（SoC）集成电路内以供移动、手持或嵌入式装置中使用的处理平台。

系统100的实施例能包括基于服务器的游戏平台、游戏控制台（包括游戏和媒体控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台），或者被并入其中。在一些实施例中，系统100是移动电话、智能电话、平板计算装置或移动因特网装置。数据处理系统100还能包括可穿戴装置（诸如智能手表型可穿戴装置、智能眼镜装置、增强现实装置或虚拟现实装置），与其耦合，或者集成在其内。在一些实施例中，数据处理系统100是具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面的电视或机顶盒装置。

在一些实施例中，一个或多个处理器102各包括一个或多个处理器核107以处理指令，所述指令当被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个都配置成处理特定指令集109。在一些实施例中，指令集109可促进复杂指令集计算（CISC）、精简指令集计算（RISC）或经由超长指令字（VLIW）的计算。多个处理器核107可各处理不同指令集109，其可包括促进其他指令集的仿真的指令。处理器核107还可包括其他处理装置，诸如数字信号处理器（DSP）。

在一些实施例中，处理器102包括高速缓冲存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级内部高速缓存。在一些实施例中，高速缓冲存储器在处理器102的各种组件之间共享。在一些实施例中，处理器102还使用外部高速缓存（例如3级（L3）高速缓存或末级高速缓存（LLC））（未示出），其可使用已知高速缓存一致性技术在处理器核107之间共享。寄存器堆106此外被包括在处理器102中，处理器102可包括用于存储不同类型数据的不同类型寄存器（例如整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合以在处理器102和系统100中的其他组件之间传送通信信号，诸如地址、数据或控制信号。在一个实施例中，系统100使用示例性“中枢”系统架构，包括存储器控制器中枢116和输入输出（I/O）控制器中枢130。存储器控制器中枢116促进存储器装置和系统100的其他组件之间的通信，而I/O控制器中枢（ICH）130提供经由本地I/O总线到I/O装置的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器装置120能是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪存装置、相变存储器装置或者具有用于充当过程存储器的适合性能的某一其他存储器装置。在一个实施例中，存储器装置120能作为系统100的系统存储器操作，以存储数据122和指令121，以便在一个或多个处理器102执行应用或过程时使用。存储器控制器中枢116还与可选的外部图形处理器112耦合，外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 130使外设能够经由高速I/O总线连接到存储器装置120和处理器102。I/O外设包括但不限于音频控制器146、固件接口128、无线收发器126（例如Wi-Fi、蓝牙）、数据存储装置124（例如硬盘驱动器、闪存等）以及用于将传统（例如个人系统2（PS/2））装置耦合到系统的传统I/O控制器140。一个或多个通用串行总线（USB）控制器142连接输入装置，诸如键盘和鼠标144组合。网络控制器134也可与ICH 130耦合。在一些实施例中，高性能网络控制器（未示出）与处理器总线110耦合。将认识到，所示出的系统100是示例性的而非限制的，因为也可使用被不同地配置的其他类型数据处理系统。例如，I/O控制器中枢130可被集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可被集成到分立外部图形处理器（诸如外部图形处理器112）中。

图2是具有一个或多个处理器核202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。具有与本文任何其他附图的元件相同的附图标记（或者名称）的图2的那些元件能以与本文别处所描述的方式相似的任何方式操作或起作用，但不限于此。处理器200能包括附加的核，多达并且包括由虚线框表示的附加核202N。处理器核202A-202N的每个都包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可以对一个或多个共享高速缓存单元206进行存取。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓冲存储器层级。高速缓冲存储器层级可包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中间级高速缓存（诸如2级（L2）、3级（L3）、4级（L4）或其他级高速缓存），其中在外部存储器之前的最高级高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑保持各种高速缓存单元206和204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一个或多个总线控制器单元216的集合和系统代理核210。一个或多个总线控制器单元216管理外设总线的集合，诸如一个或多个外设组件互连总线（例如PCI、快速PCI）。系统代理核210提供各种处理器组件的管理功能性。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214以管理对各种外部存储器装置（未示出）的存取。

在一些实施例中，处理器核202A-202N中的一个或多个包括对于同时多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间协调和操作核202A-202N的组件。系统代理核210此外可包括功率控制单元（PCU），其包括调节图形处理器208和处理器核202A-202N的功率状态的组件和逻辑。

在一些实施例中，处理器200此外包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元206的集合以及系统代理核210耦合，系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，显示器控制器211与图形处理器208耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示器控制器211可以是经由至少一个互连与图形处理器耦合的单独模块，或者可被集成在图形处理器208或系统代理核210内。

在一些实施例中，使用基于环的互连单元212耦合处理器200的内部组件。然而，可使用备选互连单元，诸如点对点互连、交换互连或者其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由I/O链路213与环互连212耦合。

示例性I/O链路213表示多种I/O互连中的至少一种，包括封装上I/O互连，其促进各种处理器组件和高性能嵌入式存储器模块218（诸如eDRAM模块）之间的通信。在一些实施例中，处理器核202A-202N和图形处理器208中的每个都使用嵌入式存储器模块218作为共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行相同指令集架构的同质核。在另一实施例中，处理器核202A-202N在指令集架构（ISA）方面是异质的，其中处理器核202A-202N中的一个或多个执行第一指令集，而其他核中的至少一个执行不同指令集或者第一指令集的子集。在一个实施例中，处理器核202A-202N在微架构方面是异质的，其中具有相对更高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。此外，处理器200能被实现在一个或多个芯片上，或者实现为具有图示的组件还有其他组件的SoC集成电路。

图3是图形处理器300的框图，其可以是分立图形处理单元，或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并用放入处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括存取存储器的存储器接口314。存储器接口314能是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存和/或系统存储器的接口。

在一些实施例中，图形处理器300还包括显示器控制器302以将显示器输出数据驱动到显示器装置320。显示器控制器302包括用于用户界面元素或视频的多层的合成以及显示的一个或多个覆盖平面的硬件。在一些实施例中，图形处理器300包括视频编解码器引擎306以将媒体编码、解码或译码成一种或多种媒体编码格式、将媒体从一种或多种媒体编码格式进行编码、解码或译码或者在一种或多种媒体编码格式之间对媒体进行编码、解码或译码，所述编码格式包括但不限于运动画面专家组（MPEG）格式（诸如MPEG-2）、高级视频编码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及运动画面与电视工程师学会（SMPTE） 421M/VC-1和联合影像专家组（JPEG）格式（诸如JPEG）以及运动JPEG （MJPEG）格式。

在一些实施例中，图形处理器300包括块图像转移（BLIT）引擎304以执行二维（2D）光栅化器操作，例如包括位边界块转移。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个组件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作（包括三维（3D）图形操作和媒体操作）的计算引擎。

在一些实施例中，GPE 310包括用于执行3D操作（诸如使用对3D基元形状（例如长方形、三角形等）起作用的处理功能渲染三维图像和场景）的3D管线312。3D管线312包括可编程和固定功能元件，它们执行元件内的各种任务，和/或产生到3D/媒体子系统315的执行线程。虽然3D管线312能用于执行媒体操作，但GPE 310的实施例还包括特别地用于执行诸如视频后处理和图像增强的媒体操作的媒体管线316。

在一些实施例中，媒体管线316包括固定功能或可编程逻辑单元，以代替或代表视频编解码器引擎306执行一个或多个专用媒体操作，诸如视频解码加速、视频去交织以及视频编码加速。在一些实施例中，媒体管线316此外包括线程产生单元，以产生用于在3D/媒体子系统315上执行的线程。所产生的线程执行用于包括在3D/媒体子系统315中的一个或多个图形执行单元上的媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D管线312和媒体管线316产生的线程的逻辑。在一个实施例中，管线将线程执行请求发送到3D媒体子系统315，其包括用于仲裁和分派各种请求给可用的线程执行资源的线程分派逻辑。执行资源包括处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括共享存储器，包括寄存器和可寻址存储器，以在线程之间共享数据以及以存储输出数据。

图形处理引擎

图4是按照一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎（GPE）410是在图3中示出的GPE 310的版本。具有与本文任何其他附图的元件相同的附图标记（或者名称）的图4的元件能以与本文别处所描述的方式相似的任何方式操作或起作用，但不限于此。例如，图示了图3的3D管线312和媒体管线316。媒体管线316在GPE410的一些实施例中是可选的，并且可以不显式地包括在GPE 410内。例如，并且在至少一个实施例中，单独的媒体和/或图像处理器耦合到PGE 410。

在一些实施例中，GPE 410与命令流播器403耦合或包括命令流播器403，命令流播器403将命令流提供给3D管线312和/或媒体管线316。在一些实施例中，命令流播器403与存储器耦合，存储器能是系统存储器，或者内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流播器403从存储器接收命令，并将命令发送到3D管线312和/或媒体管线316。命令是从环缓冲器提取的指示，环缓冲器存储用于3D管线312和媒体管线316的命令。在一个实施例中，环缓冲器此外能包括存储批量多命令的批命令缓冲器。用于3D管线312的命令也能包括对存储在存储器中的数据的参考，诸如但不限于用于3D管线312的顶点和几何数据和/或用于媒体管线316的图像数据和存储器对象。3D管线312和媒体管线316通过经由相应管线内的逻辑执行操作或者通过向图形核阵列414分派一个或多个执行线程来处理命令和数据。

在各种实施例中，3D管线312能通过处理指令并向图形核阵列414分派执行线程来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供执行资源的统一块。图形核阵列414内的多目的执行逻辑（例如执行单元）包括对于各种3D API着色器语言的支持，并且能执行与多个着色器关联的多个同时执行线程。

在一些实施例中，图形核阵列414还包括执行媒体功能（诸如视频和/或图像处理）的执行逻辑。在一个实施例中，执行单元此外包括可编程为除图形处理操作之外还执行并行通用计算操作的通用逻辑。通用逻辑能并行或者与如图2中的核202A-202N或图1的（一个或多个）处理器核107内的通用逻辑共同执行处理操作。

由在图形核阵列414上执行的线程所生成的输出数据能将数据输出到统一返回缓冲器（URB）418中的存储器。URB 418能存储用于多个线程的数据。在一些实施例中，URB 418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418此外可用于在共享功能逻辑420内的固定功能逻辑和图形核阵列上的线程之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于GPE 410的目标功率和性能级别的可变数量的执行单元。在一个实施例中，执行资源动态可缩放，使得执行资源可根据需要被启用或禁用。

图形核阵列414与包括在图形核阵列中的图形核之间共享的多个资源的共享功能逻辑420耦合。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能性的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信（ITC）423逻辑。此外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。在对于给定专用功能的需求对于包括在图形核阵列414内是不足的的情况下实现共享功能。转而，该专用功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并且包括在图形核阵列414内的功能的精确集合在实施例之间变化。

图5是图形处理器500的另一实施例的框图。具有与本文任何其他附图的元件相同的附图标记（或者名称）的图5的元件能以与本文别处所描述的方式相似的任何方式操作或起作用，但不限于此。

在一些实施例中，图形处理器500包括环互连502、管线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环互连502将图形处理器耦合到其他处理单元，包括其他图形处理器或一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环互连502接收批量命令。传入命令由管线前端504中的命令流播器503解释。在一些实施例中，图形处理器500包括可缩放执行逻辑以经由（一个或多个）图形核580A-580N执行3D几何处理和媒体处理。对于3D几何处理命令，命令流播器503将命令供应给几何管线536。对于至少一些媒体处理命令，命令流播器503将命令供应给视频前端534，其与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎（VQE）530以及提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）533引擎。在一些实施例中，几何管线536和媒体引擎537各生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括以模块化核580A-580N（有时称为核切片）为特征的可缩放线程执行资源，每个模块化核具有多个子核550A-550N、560A-560N（有时称为核子切片）。在一些实施例中，图形处理器500能具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括具有至少第一子核550A和第二子核560A的图形核580A。在其他实施例中，图形处理器是具有单个子核（例如550A）的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每个图形核包括第一子核550A-550N的集合和第二子核560A-560N的集合。第一子核550A-550N的集合中的每个子核包括至少执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核560A-560N的集合中的每个子核包括至少执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每个子核550A-550N、560A-560N共享共享资源570A-570N的集合。在一些实施例中，共享资源包括共享高速缓冲存储器和像素操作逻辑。其他共享资源也可包括在图形处理器的各种实施例中。

执行单元

图6图示了包括在GPE的一些实施例中采用的处理元件阵列的线程执行逻辑600。具有与本文任何其他附图的元件相同的附图标记（或者名称）的图6的元件能以与本文别处所描述的方式相似的任何方式操作或起作用，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A-608N的可缩放执行单元阵列、采样器610、数据高速缓存612和数据端口614。在一个实施例中，可缩放执行单元阵列能通过基于工作负载的计算要求启用或禁用一个或多个执行单元（例如，执行单元608A、608B、608C、608D至608N-1和608N中的任何一个）来动态缩放。在一个实施例中，所包括的组件经由链接到每一个组件的互连组构被互连。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610和执行单元608A-608N中的一个或多个到存储器（诸如系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如608A）是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时为每个线程并行处理多个数据元素。在各种实施例中，执行单元608A-608N的阵列可缩放以包括任何数量的单独执行单元。

在一些实施例中，执行单元608A-608N首要用于执行着色器程序。着色器处理器602能处理各种着色器程序，并经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于仲裁来自图形和媒体管线的线程发起请求并在执行单元608A-608N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何管线（例如，图5的536）能将顶点、曲面细分或几何着色器分派给线程执行逻辑600（图6）以用于进行处理。在一些实施例中，线程分派器604还能处理来自正在执行的着色器程序的运行时间线程产生请求。

在一些实施例中，执行单元608A-608N支持包括对于许多标准3D图形着色器指令的原生支持的指令集，使得用最少的转译执行来自图形库（例如Direct3D和OpenGL）的着色器程序。执行单元支持顶点和几何处理（例如顶点程序、几何程序、顶点着色器）、像素处理（例如像素着色器、片段着色器）和通用处理（例如计算和媒体着色器）。每个执行单元608A-608N能够进行多发单指令多数据（SIMD）执行，并且多线程操作在面对更高时延的存储器存取时实现有效的执行环境。每个执行单元内的每个硬件线程都具有专用高带宽寄存器堆和关联的独立线程状态。对于能够进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其他混杂运算的管线，执行每时钟多发。在等待来自存储器或共享功能之一的数据时，执行单元608A-608N内的相关性逻辑使等待线程休眠，直到所请求的数据已经被返回。在等待线程休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作关联的延迟期间，执行单元能执行对于像素着色器、片段着色器或其他类型着色器程序（包括不同的顶点着色器）的操作。

执行单元608A-608N中的每个执行单元都操作在数据元素阵列上。数据元素的数量是“执行大小”，或者用于指令的通道数量。执行通道是用于指令内的流程控制、掩蔽、数据元素访问的执行的逻辑单元。通道的数量可独立于用于具体图形处理器的浮点单元（FPU）或物理算术逻辑单元（ALU）的数量。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素能作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小处理各种元素。例如，当对256位宽向量操作时，向量的256位被存储在寄存器中，并且执行单元对作为4个单独的64位紧缩数据元素（四字（QW）大小数据元素）、8个单独的32位紧缩数据元素（双字（DW）大小数据元素）、16个单独的16位紧缩数据元素（字（W）大小数据元素）或32个单独的8位数据元素（字节（B）大小数据元素）的向量操作。然而，不同的向量宽度和寄存器大小是有可能的。

一个或多个内部指令高速缓存（例如606）被包括在线程执行逻辑600中以高速缓存用于执行单元的线程指令。在一些实施例中，包括一个或多个数据高速缓存（例如612）以在线程执行期间高速缓存线程数据。在一些实施例中，包括采样器610以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在一些实施例中，采样器610包括专用纹理或媒体采样功能性，以在向执行单元提供采样数据之前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体管线经由线程产生和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理，并且光栅化成像素数据，就调用着色器处理器602内的像素处理器逻辑（例如像素着色器逻辑、片段着色器逻辑等）以进一步计算输出信息，并使结果被写到输出接口（例如颜色缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器或片段着色器计算要跨光栅化对象内插的各种顶点属性的值。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口API供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604向执行单元（例如608A）分派线程。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑存取存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算计算用于每个几何片段的像素颜色数据，或者从进一步的处理中丢弃一个或多个像素。

在一些实施例中，数据端口614提供用于线程执行逻辑600将处理的数据输出到存储器以便在图形处理器输出管线上进行处理的存储器存取机制。在一些实施例中，数据端口614包括或耦合到一个或多个高速缓冲存储器（例如数据高速缓存612），以高速缓存数据以便经由数据端口进行存储器存取。

图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有以多种格式的指令的指令集。实线框图示了一般被包括在执行单元指令中的组件，而虚线包括可选的或者仅包括在指令的子集中的组件。在一些实施例中，图示和描述的指令格式700是宏指令，因为它们是供应给执行单元的指令，与一旦指令被处理则源自于指令解码的微操作相反。

在一些实施例中，图形处理器执行单元原生支持以128位指令格式710的指令。64位紧凑指令格式730基于选择的指令、指令选项和操作数的数量，对于一些指令可用。原生128位指令格式710提供对所有指令选项的存取，而一些选项和操作在64位指令格式730中被限制。在64位指令格式730中可用的原生指令按实施例变化。在一些实施例中，部分使用索引字段713中的索引值的集合使指令紧凑。执行单元硬件参考基于索引值的紧凑表的集合，并使用紧凑表输出来重构以128位指令格式710的原生指令。

对于每种格式，指令操作码712定义执行单元要执行的操作。执行单元跨每个操作数的多数据元素并行执行每个指令。例如，响应于加指令，执行单元跨表示纹理元素或画面元素的每个颜色通道，执行同时加操作。默认，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段71能够实现对某些执行选项（诸如通道选择（例如预测）和数据通道次序（例如搅和）进行控制。对于以128位指令格式710的指令，执行大小字段716限制将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于在64位紧凑指令格式730中使用。

一些执行单元指令具有多达3个操作数，包括2个源操作数、src0 720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中暗示目的地之一。数据操纵指令能具有第三源操作数（例如SRC2 724），其中指令操作码712确定源操作数的数量。指令的最后一个源操作数能是用指令传递的立即数（例如硬编码）值。

在一些实施例中，128位指令格式710包括例如指定是使用直接寄存器寻址模式还是间接寄存器寻址模式的存取/寻址模式字段726。当使用直接寄存器寻址模式时，一个或多个操作数的寄存器地址由指令中的位直接提供。

在一些实施例中，128位指令格式710包括存取/寻址模式字段726，其指定用于指令的寻址模式和/或存取模式。在一个实施例中，使用存取模式定义用于指令的数据存取对齐。一些实施例支持包括16字节对齐的存取模式和1字节对齐的存取模式的存取模式，其中存取模式的字节对齐确定指令操作数的存取对齐。例如，当在第一模式中时，指令对于源和目的地操作数可使用字节对齐的寻址，而当在第二模式中时，指令对于所有源和目的地操作数可使用16字节对齐的寻址。

在一个实施例中，存取/寻址模式字段726的寻址模式部分确定指令是使用直接还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址立即数字段和地址寄存器值计算一个或多个操作数的寄存器地址。

在一些实施例中，指令基于操作码712位字段被编组以简化操作码解码740。对于8位操作码，位4、5和6允许执行单元确定操作码类型。示出的精确操作码编组仅仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令（例如移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑组742共享5个最高有效位（MSB），其中移动（mov）指令以0000xxxxb形式，而逻辑指令以0001xxxxb形式。流程控制指令组744（例如调用、跳（jmp））包括以0010xxxxb（例如0x20）形式的指令。混杂指令组746包括指令的混合，包括以0011xxxxb（例如0x30）形式的同步指令（例如等待、发送）。并行数学指令组748包括以0100xxxxb（例如0x40）形式的逐个分量的算术指令（例如加、乘（mul））。并行数学组748跨数据通道并行执行算术操作。向量数学组750包括以0101xxxxb（例如0x50）形式的算术指令（例如dp4）。向量数学组执行诸如向量操作数上的点积计算的算术。

图形管线

图8是图形处理器800的另一实施例的框图。具有与本文任何其他附图的元件相同的附图标记（或者名称）的图8的元件能以与本文别处所描述的方式相似的任何方式操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括图形管线820、媒体管线830、显示器引擎840、线程执行逻辑850和渲染输出管线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器由到一个或多个控制寄存器（未示出）的寄存器写控制，或通过经由环互连802向图形处理器800发出的命令控制。在一些实施例中，环互连802将图形处理器800耦合到其他处理组件，诸如其他图形处理器或通用处理器。来自环互连802的命令由命令流播器803解释，命令流播器2503将指令供应给媒体管线830或图形管线820的各个组件。

在一些实施例中，命令流播器803指导顶点提取器805的操作，顶点提取器从存储器读取顶点数据，并执行由命令流播器803提供的顶点处理命令。在一些实施例中，顶点提取器805将顶点数据提供给顶点着色器807，顶点着色器807对每个顶点执行协调空间变换和照明操作。在一些实施例中，顶点提取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A-852B具有附连的L1高速缓存851，其对于每个阵列是特定的，或者在阵列之间共享。高速缓存能被配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区成在不同分区中含有数据和指令。

在一些实施例中，图形管线820包括曲面细分组件以执行3D对象的硬件加速曲面细分。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向操作，并且含有专用逻辑以基于作为到图形管线820的输入提供的粗略几何模型生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则能旁路曲面细分组件（例如外壳着色器811、曲面细分器813和域着色器817）。

在一些实施例中，完整几何对象能经由分派给执行单元852A-852B的一个或多个线程由几何着色器819进行处理，或者能直接前往修剪器829。在一些实施例中，几何着色器对整个几何对象操作，而不是如在图形管线的先前阶段中那样对顶点或顶点的贴片操作。如果曲面细分被禁用，则几何着色器819从顶点着色器807接收输入。在一些实施例中，如果曲面细分单元被禁用，则几何着色器819由几何着色器程序可编程以执行几何曲面细分。

在光栅化之前，修剪器829处理顶点数据。修剪器829可以是具有修剪和几何着色器功能的可编程修剪器或固定功能修剪器。在一些实施例中，渲染输出管线870中的光栅化器和深度测试组件873分派像素着色器以将几何对象转换成它们的按像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用能旁路光栅化器和深度测试组件873，并经由流出单元823存取未光栅化的顶点数据。

图形处理器800具有互连总线、互连组构或允许数据和消息在处理器的主要组件之间传递的某一其他互连机制。在一些实施例中，执行单元852A-852B和（一个或多个）关联的高速缓存851、纹理和媒体采样器854以及纹理/采样器高速缓存858经由数据端口856互连以执行存储器存取，并与处理器的渲染输出管线组件通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A-852B各具有单独的存储器存取路径。

在一些实施例中，渲染输出管线870含有光栅化器和深度测试组件873，其将基于顶点的对象转换成关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括视窗/掩蔽器单元以执行固定功能三角或线光栅化。在一些实施例中，关联的渲染高速缓存878和深度高速缓存879也是可用的。像素操作组件877对数据执行基于像素的操作，不过在一些实例中，与2D操作关联的像素操作（例如具有混合的位块图像传送）由2D引擎841执行，或者使用覆盖显示器平面由显示器控制器843在显示时间替代。在一些实施例中，共享L3高速缓存875对所有图形组件可用，允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体管线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流播器803接收管线命令。在一些实施例中，媒体管线830包括单独的命令流播器。在一些实施例中，在将命令发送到媒体引擎837之前，视频前端834处理媒体命令。在一些实施例中，媒体引擎837包括线程产生功能性以产生用于经由线程分派器831分派到线程执行逻辑850的线程。

在一些实施例中，图形处理器800包括显示器引擎840。在一些实施例中，显示器引擎840在处理器800外部，并经由环互连802或某一其他互连总线或组构与图形处理器耦合。在一些实施例中，显示器引擎840包括2D引擎841和显示器控制器843。在一些实施例中，显示器引擎840含有能够独立于3D管线操作的专用逻辑。在一些实施例中，显示器控制器843与显示器装置（未示出）耦合，显示器装置可是系统集成的显示器装置，如在膝上型计算机中，或者是经由显示器装置连接器附连的外部显示器装置。

在一些实施例中，图形管线820和媒体管线830可配置成基于多个图形和媒体编程接口执行操作，并且不特定于任一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于具体图形或媒体库的API调用转译成能由图形处理器处理的命令。在一些实施例中，为全都来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，还可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开放源计算机视觉库（OpenCV）提供支持。如果能从将来API的管线向图形处理器的管线进行映射，则也将支持具有可兼容3D管线的将来API。

图形管线编程

图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据一实施例的图形处理器命令序列910的框图。图9A中的实线框图示了一般被包括在图形命令中的组件，而虚线包括可选的或者仅被包括在图形命令的子集中的组件。图9A的示例性图形处理器命令格式900包括数据字段以标识命令的目标客户端902、命令操作代码（操作码）904以及命令的相关数据906。在一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调节命令的进一步处理，并将命令数据路由到适当客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元都具有处理命令的对应处理管线。一旦客户端单元接收到命令，客户端单元就读取操作码904，还有子操作码905（如果存在的话），以确定要执行的操作。客户端单元使用数据字段906中的信息执行命令。对于一些命令，期望明确命令大小908指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动确定至少一些命令的大小。在一些实施例中，命令经由多倍双字对齐。

图9B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用示出的命令序列的版本来设立、执行和终止图形操作的集合。仅为了示例目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或者此命令序列。而且，命令可作为命令序列中的批量命令发出，使得图形处理器将以至少部分同时发生的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于管线转储清除命令912，以使任何活动图形管线完成用于管线的当前未决命令。在一些实施例中，3D管线922和媒体管线924不同时操作。执行管线转储清除以使活动图形管线完成任何未决命令。响应于管线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活动绘画引擎完成未决操作，并使相关读高速缓存无效。可选地，被标记为“脏”的渲染高速缓存中的任何数据能被转储清除到存储器。在一些实施例中，对于管线同步，或者在使图形处理器处于低功率状态之前，能使用管线转储清除命令912。

在一些实施例中，当命令序列要求图形处理器在管线之间明确切换时，使用管线选择命令913。在一些实施例中，管线选择命令913在发出管线命令之前在执行上下文内仅需要一次，除非上下文是发出用于两个管线的命令。在一些实施例中，就在经由管线选择命令913的管线切换之前，需要管线转储清除命令912。

在一些实施例中，管线控制命令914配置图形管线以便操作，并且用于对3D管线922和媒体管线924编程。在一些实施例中，管线控制命令914配置对于活动管线的管线状态。在一个实施例中，管线控制命令914被用于管线同步，并且用于在处理一批命令之前，从活动管线内的一个或多个高速缓冲存储器中清除数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置相应管线的一组返回缓冲器以写数据。一些管线操作需要分配、选择或配置在处理期间操作将中间数据写到的一个或多个返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据，并执行交叉线程通信。在一些实施例中，配置返回缓冲器状态916包括选择要用于管线操作的集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于操作的活动管线而不同。基于管线确定920，命令序列被剪裁成开始于3D管线状态930的3D管线922，或者开始于媒体管线状态940的媒体管线924。

配置3D管线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态以及在处理3D基元命令之前要配置的其他状态变量的3D状态设置命令。这些命令的值至少部分基于在使用的具体3D API来确定。在一些实施例中，3D管线状态930命令也能够选择性地禁用或旁路某些管线元素，如果那些元素不使用的话。

在一些实施例中，3D基元932命令用于提交要由3D管线处理的3D基元。经由3D基元932命令传递到图形处理器的命令和关联的参数被转发到图形管线中的顶点提取功能。顶点提取功能使用3D基元932命令数据生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D管线922将着色器执行线程分派给图形处理器执行单元。

在一些实施例中，3D管线922经由执行934命令或事件触发。在一些实施例中，寄存器写触发命令执行。在一些实施例中，经由命令序列中的“go”或“kick”命令触发执行。在一个实施例中，使用管线同步命令触发命令执行以转储清除命令序列通过图形管线。3D管线将执行对于3D基元的几何处理。一旦操作完成，所得到的几何对象被光栅化，并且像素引擎将所得到的像素上色。对于那些操作也可包括控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体管线924路径。一般而言，对于媒体管线924的编程的特定使用和方式取决于要执行的媒体或计算操作。特定媒体解码操作可在媒体解码期间被卸载到媒体管线。在一些实施例中，媒体管线也能被旁路，并且媒体解码能全部或部分使用由一个或多个通用处理核提供的资源执行。在一个实施例中，媒体管线还包括用于通用图形处理器单元（GPGPU）操作的元素，其中图形处理器用于使用与图形基元的渲染不明确相关的计算着色器程序来执行SIMD向量操作。

在一些实施例中，媒体管线924以与3D管线922相似的方式进行配置。配置媒体管线状态940的命令的集合被分派或放入命令队列中在媒体对象命令942前面。在一些实施例中，用于媒体管线状态940的命令包括配置将用于处理媒体对象的媒体管线元素的数据。这包括配置媒体管线内的视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体管线状态940的命令还支持将一个或多个指针用于含有一批状态设置的“间接”状态元素。

在一些实施例中，媒体对象命令942将指针供应给媒体对象以便由媒体管线进行处理。媒体对象包括含有要处理的视频数据的存储器缓冲器。在一些实施例中，在发出媒体对象命令942之前，所有媒体管线状态都必须是有效的。一旦配置了管线状态并且对媒体对象命令942排队，就经由执行命令944或等效的执行事件（例如寄存器写）触发媒体管线924。来自媒体管线924的输出然后可通过由3D管线922或媒体管线924提供的操作进行后处理。在一些实施例中，GPGPU操作以与媒体操作相似的方式配置和执行。

图形软件架构

图10图示了根据一些实施例用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032和一个或多个通用处理器核1034。图形应用1010和操作系统1020各在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010含有包括着色器指令1012的一个或多个着色器程序。着色器语言指令可以用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。应用还包括用适合于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的Microsoft® Windows®操作系统、专有的类UNIX操作系统或使用Linux内核的变形的开放源类UNIX操作系统。操作系统1020能支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。当Direct3D API在使用时，操作系统1020使用前端着色器编译器1024将HLSL中的任何着色器指令1012编译成较低级着色器语言。编译可以是即时（JIT）编译，或者应用能执行着色器预编译。在一些实施例中，高级着色器在3D图形应用1010的编译期间被编译成低级着色器。在一些实施例中，着色器指令1012以中间形式提供，诸如由Vulkan API使用的标准便携式中间表示（SPIR）的版本。

在一些实施例中，用户模式图形驱动1026含有后端着色器编译器1027以将着色器指令1012转换成硬件特定表示。当OpenGL API在使用时，用GLSL高级语言的着色器指令1012被传递到用户模式图形驱动1926以便进行编译。在一些实施例中，用户模式图形驱动1026使用操作系统内核模式功能1028与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动1029与图形处理器1032通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可由存储在机器可读介质上的表示和/或定义集成电路（诸如处理器）内逻辑的代表性代码实现。例如，机器可读介质可包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可使机器制作执行本文描述的技术的逻辑。称为“IP核”的此类表示是可作为描述集成电路的结构的硬件模型在有形机器可读介质上存储的集成电路的逻辑的可再用单元。硬件模型可被供应给各种顾客或制造设施，它们将硬件模型加载在制造集成电路的制作机器上。集成电路可被制作使得该电路执行结合本文描述的任何实施例描述的操作。

图11是图示根据一实施例的可用于制造执行操作的集成电路的IP核开发系统1100的框图。IP核开发系统1100可用于生成能被并入到更大设计中或者用于构造整个集成电路（例如SOC集成电路）的模块化可再用设计。设计设施1130能用高级编程语言（例如C/C++）生成IP核设计的软件仿真1110。软件仿真1110能用于使用仿真模型1112设计、测试和验证IP核的行为。仿真模型1112可包括功能、行为和/或定时仿真。然后能从仿真模型1112中创建或合成寄存器转移级（RTL）设计1115。RTL设计1115是对硬件寄存器（包括使用建模的数字信号执行的关联逻辑）之间的数字信号流建模的集成电路的行为的抽象。除RTL设计1115之外，还可创建、设计或合成在逻辑级或晶体管级的较低级设计。从而，初始设计和仿真的具体细节可改变。

RTL设计1115或等效可由设计设施进一步合成到硬件模型1120中，其可采用硬件描述语言（HDL），或者物理设计数据的某些其他表示。HDL可被进一步仿真或测试以验证IP核设计。能使用非易失性存储器1140（例如硬盘、闪存或任何非易失性存储介质）存储IP核设计，以便递送到第三方制作设施1165。备选地，可在有线连接1150或无线连接1160上（例如经由因特网）传送IP核设计。制作设施1165然后可制作集成电路，其至少部分基于IP核设计。所制作的集成电路能配置成按照本文描述的至少一个实施例执行操作。

示例性片上系统集成电路

图12-14图示了根据本文描述的各种实施例可使用一个或多个IP核制作的示例性集成电路以及关联的图形处理器。除了所图示的之外，还可包括其他逻辑和电路，包括附加图形处理器/核、外设接口控制器或通用处理器核。

图12是图示根据一实施例可使用一个或多个IP核制作的示例性片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205（例如处理器）、至少一个图形处理器1210，并且此外可包括图像处理器1215和/或视频处理器1220，其任一个都可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包括外设或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。此外，集成电路能包括耦合到高清多媒体接口（HDMI）控制器1250和移动行业处理器接口（MIPI）显示器接口1255中的一个或多个的显示器装置1245。存储装置可由闪存子系统1260提供，包括闪存和闪存控制器。存储器接口可经由存储器控制器1265提供，以便存取SDRAM或SRAM存储器装置。一些集成电路此外包括嵌入式安全引擎1270。

图13是图示根据一实施例可使用一个或多个IP核制作的片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310能是图12的图形多处理器1210的变形。图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N（例如1315A、1315B、1315C、1315D、至1315N-1以及1315N）。图形处理器1310能经由单独逻辑执行不同着色器程序，使得顶点处理器1305被优化成执行对于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行对于片段或顶点着色器程序的片段（例如像素）着色操作。顶点处理器1305执行3D图形管线的顶点处理阶段，并生成基元和顶点数据。（一个或多个）片段处理器1315A-1315N使用由顶点处理器1305生成的基元和顶点数据来产生显示在显示器装置上的帧缓冲器。在一个实施例中，（一个或多个）片段处理器1315A-1315N被优化成执行在OpenGL API中供给的片段着色器程序，OpenGL API可用于执行与在OpenGL API中供给的像素着色器程序相似的操作。

图形处理器1310此外包括一个或多个存储器管理单元（MMU）1320A-1320B、（一个或多个）高速缓存1325A-1325B和（一个或多个）电路互连1330A-1330B。一个或多个MMU1320A-1320B供给用于图形处理器1310（包括用于顶点处理器1305和/或（一个或多个）片段处理器1315A-1315N）的虚拟到物理地址映射，其除了存储在所述一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外还可以参考存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可与系统内的其他MMU同步，包括与图12的所述一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220关联的一个或多个MMU，使得每个处理器1205-1220能参与共享或统一虚拟存储器系统。根据实施例，一个或多个电路互连1330A-1330B使图形处理器1310能够或者经由SoC的内部总线或者经由直接连接与SoC内的其他IP核对接。

图14是图示根据一实施例可使用一个或多个IP核制作的片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410能是图12的图形处理器1210的变形。图形处理器1410包括图13的集成电路1300的一个或多个MMU 1320A-1320B、（一个或多个）高速缓存1325A-1325B和（一个或多个）电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N（例如1415A、1415B、1415C、1415D、1415E、1415F、至1315N-1以及1315N），其供给统一着色器核架构，其中单核或类型或核能执行所有类型可编程着色器代码，包括实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的确切数量的着色器核能在实施例和实现之间改变。此外，图形处理器1410包括核间任务管理器1405，该管理器充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N和平铺单元1418以加速对于基于图块的渲染的平铺操作，其中在图像空间中细分对于场景的渲染操作，例如以利用场景内的局部空间相干性或者以优化内部高速缓存的使用。

示例性图形微架构

在一些实施例中，图形处理单元（GPU）通信耦合到主机/处理器核以加速图形操作、机器学习操作、模式分析操作、以及各种通用GPU（GPGPU）功能。GPU可以通过总线或另一互连（例如，诸如PCIe或NVLink之类的高速互连）通信耦合到主机处理器/核。在其他实施例中，GPU可以集成在与核相同的封装或芯片上并通过内部处理器总线/互连（即，在封装或芯片内部）通信耦合至核。不管以何方式连接GPU，处理器核都可以以工作描述符中包括的命令/指令的序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。

在以下描述中，阐述了众多特定细节以便提供更加透彻的理解。然而，对本领域技术人员将明显的是，可以在没有这些特定细节中的一个或多个的情况下实践本文描述的实施例。在其他实例中，没有描述众所周知的特征，以避免模糊本发明实施例的细节。

系统概述

图15是图示了被配置成实现本文所述的实施例的一个或多个方面的计算系统1500的框图。计算系统1500包括处理子系统1501，所述处理子系统具有一个或多个处理器1502和系统存储器1504，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢1505。存储器中枢1505可以是芯片组组件内的单独的组件，或者可以集成在一个或多个处理器1502内。存储器中枢1505经由通信链路1506与I/O子系统1511耦合。I/O子系统1511包括I/O中枢1507，所述I/O中枢可以使得计算系统1500能够从一个或多个输入装置1508接收输入。另外，I/O中枢1507可以使得显示控制器（所述显示控制器可以被包括在一个或多个处理器1502中）能够向一个或多个显示器装置1510A提供输出。在一个实施例中，与I/O中枢1507耦合的一个或多个显示器装置1510A可以包括本地显示器装置、内部显示器装置或嵌入式显示器装置。

在一个实施例中，处理子系统1501包括一个或多个并行处理器1512，所述一个或多个并行处理器经由总线或其他通信链路1513耦合至存储器中枢1505。通信链路1513可以是任意数量的基于标准的通信链路技术或协议（诸如但不限于快速PCI）中的一个，或者可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器1512形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群，诸如集成众核（MIC）处理器。在一个实施例中，一个或多个并行处理器1512形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢1507耦合的一个或多个显示器装置1510A中的一个输出像素。一个或多个并行处理器1512还可以包括显示控制器和显示接口（未示出）以实现到一个或多个显示器装置1510B的直接连接。

在I/O子系统1511内，系统存储单元1514可以连接至I/O中枢1507来为计算系统1500提供存储机制。I/O开关1516可以用于提供接口机制以实现I/O中枢1507和可以集成到平台中的其他组件（诸如网络适配器1518和/或无线网络适配器1519）以及可以经由一个或多个插入式装置1520添加的各种其他装置之间的连接。网络适配器1518可以是以太网适配器或另一种有线网络适配器。无线网络适配器1519可以包括Wi-Fi、蓝牙、近场通信（NFC）或包括一个或多个无线电装置的其他网络装置中的一个或多个。

计算系统1500可以包括未显式示出的其他组件，这些组件包括USB或其他端口连接件、光存储驱动器、视频捕获装置等，也可以连接至I/O中枢1507。图15中将各种组件互连的通信路径可以使用任何合适的协议（诸如基于PCI（外围组件互连）的协议（例如，快速PCI））或（一个或多个）任何其他总线或点对点通信接口和/或协议（诸如NV-Link高速互连或本领域中已知的互连协议）来实现。

在一个实施例中，一个或多个并行处理器1512并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元（GPU）。在另一个实施例中，一个或多个并行处理器1512并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统1500的各组件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器1512、存储器中枢1505、（一个或多个）处理器1502和I/O中枢1507可以集成到片上系统（SoC）集成电路中。备选地，计算系统1500的各组件可以集成到单个封装中以形成系统级封装（SIP）配置。在一个实施例中，计算系统1500的各组件的至少一部分可以集成到多芯片模块（MCM）中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。

应当理解，本文所示的计算系统1500是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、（一个或多个）处理器1502的数量和（一个或多个）并行处理器1512的数量。例如，在一些实施例中，系统存储器1504直接而不是通过桥连接至（一个或多个）处理器1502，而其他装置经由存储器中枢1505和（一个或多个）处理器1502与系统存储器1504进行通信。在其他备选拓扑中，（一个或多个）并行处理器1512连接至I/O中枢1507或直接连接至一个或多个处理器1502中的一个，而不是连接至存储器中枢1505。在其他实施例中，I/O中枢1507和存储器中枢1505可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的（一个或多个）处理器1502的两个或更多个组，这两个或更多个组可以与（一个或多个）并行处理器1512的两个或更多个实例耦合。

本文示出的一些特定组件是可选的并且可能不被包括在计算系统1500的所有实现中。例如，可以支持任意数量的插入式卡或外设，或者可以删去一些组件。此外，一些架构可能针对与图15所示的组件类似的组件使用了不同的术语。例如，在一些架构中，存储器中枢1505可以称为北桥，而I/O中枢1507可以称为南桥。

用于在图形引擎上同时执行多个上下文的设备和方法

本发明的实施例在图形引擎上同时执行多个上下文，从而允许改进硬件资源的利用。一种实现还将较高优先级的工作负载在较低优先级的工作负载之前注入到引擎中，从而提高响应能力。

在一个实施例中，提供了总共N个独立的命令流播器，其可以同时将工作输入到图形引擎中。这些命令流播器可以包括支持3D或计算工作负载的渲染命令流播器（RCS）；以及计算命令流播器（CCS），其仅支持计算工作负载（例如，通用GPU（GPGPU）、可编程媒体工作负载等）。

独立的命令流播器的数量（N）可以取决于底层图形引擎的大小。例如，一个特定实现可以支持一个渲染队列和一个计算队列，而另一个实现可以支持一个渲染队列和四个计算队列。可以实现各种不同数量的渲染/计算队列，同时仍符合本发明的基本原理。

图16图示了包括一个RCE 1651和四个计算命令流播器1652-1655的架构的一个实施例。如图所示，每个命令流播器1651-1655具有其自己的独立的运行列表队列1656，其包括按顺序执行的一定数量的工作元素（例如，8个、12个、16个等）。每个独立的命令流播器1651-1655可以同时流播来自不同应用的工作负载，从而经由线程分派器1660同时将工作元素注入到底层图形硬件1670中。

在图16中，线程分派器1660看到五个独立的命令流播器1651-1655，用于将工作负载提交到执行硬件1670（例如，渲染引擎）中。每个3D工作负载被提交给RCE 1651并在3D图形硬件1662上执行。相反，计算工作负载可以被提交给RCS 1651或任何计算CS 1652-1655。

在一个实施例中，每个运行列表元素1656是用上下文描述符来标识其上下文的工作项。如图16中所示，由逻辑渲染上下文地址（LRCA）1601-1605来指定与每个上下文相关联的存储器中的不同区域。该存储器区域包括每进程的硬件状态页1611-1615，其存储与每个进程的执行引擎1670相关联的状态数据。硬件状态页可以包括4k页，但是也可以使用不同的页大小。还图示了环上下文1621-1625，其始于距LRCA的4K偏移（假设4k页大小）。环上下文1621-1625包括需要由软件初始化以用于向执行硬件1670提交上下文的所有数据。环上下文1621-1625可以包括例如分别与为每个上下文（例如，起始地址、磁头偏移、尾指针和控制寄存器等）维护的指令环缓冲器1641-1645相关联的细节。在一个实施例中，环缓冲器1641-1645是用于将指令传递到调度器1660的存储器区域。在一个实现中，每个环上下文1621-1625的大小是五个高速缓存行。执行每个线程所需的执行引擎1670的寄存器状态上下文可以存储在引擎上下文区域1631-1635中。

在一个实施例中，为包括在运行列表上下文元素1656中的每个工作项指派优先级，线程分派器1660的优先级化逻辑/电路1661使用该优先级来渲染调度决策。例如，在所有其他变量都相等的情况下，被指派了比第二工作项相对更高优先级的第一工作项将被安排在第二工作项之前执行。然而，其他变量可以被考虑到调度决策中，诸如自从执行特定线程的工作元素以来已经过去的时间量（例如，确保较低优先级线程不停止）和/或在优先级较低的工作元素之前执行的优先级较高的工作元素的数量。

在一个实施例中，调度器使用优先级化值来为更高优先级的线程发出更高百分比的工作。这可以以各种方式完成。例如，可以基于优先级为每个线程设置计数器值（例如，更高优先级的线程具有更高的计数器重置值）。当调度特定线程的工作元素以供执行时，于是递减该线程的计数器。当所有计数器值都达到0时，这意味着已经为所有线程分配了它们各自的图形处理资源部分。然后可以再次基于线程的相关优先级值来重置所有计数器。

作为示例而非限制，在一个实现中，所使用的优先级是“高”、“中”和“低”。如果使用计数器，则可以将不同的计数器重置值与每个优先级相关联（例如，高= 10，中= 5，低= 2等）。然而，应该注意，可以定义不同的设置优先级，并且可以使用不同的基于优先级的调度技术，同时仍符合本发明的基本原理。

如上所述，所有命令流播器1651-1655可以使用用于不同应用的不同类型的地址空间标识符（ASID）来执行来自独立的地址空间的上下文。例如，线程分派器1660可以在上下文描述符中指定虚拟功能号（VF＃）。在虚拟化环境中，这允许属于不同虚拟机的N个上下文同时执行。在一个实现中，硬件可以通过使用用于其存储器事务的独立的第二级VT-d转译表来隔离它们的执行。

图17图示了一个实施例，其中每个命令流播器1651-1655被指派了一个执行ID，命令流播器1651-1655将执行ID向下游提供给调度器1660和执行引擎1701-1705。在所示示例中，RCS 1651使用EX-ID 0，并且计算命令流播器1652-1655分别使用EX-ID 1、EX-ID 2、EX-ID 3和EX-ID 4。在一个实施例中，每个命令流播器1651-1655用存储器接口1721建立其自己的地址空间。这初始化了存取存储器1730所需的转译表1731-1735。在没有虚拟化的情况下，使用一组每进程转译表来将来宾虚拟地址转译为主机物理地址。因此，例如，计算CS1654访问每进程转译表1734以将虚拟地址转译为主机物理地址。

在启用虚拟化时，每进程转译表将来宾虚拟转译为来宾物理地址，并使用另外一组转译表将来宾物理地址转译为主机物理地址。

线程分派器1660支持来自每个命令流播器1651-1655的工作队列，并且还可以被提供有每个输入工作负载的优先级。在一个实施例中，线程分派器1660使用执行工作负载的优先级来仲裁对下游的执行硬件1770的访问。执行ID从线程分派器1660向下游传播到执行硬件1770的各个功能单元（FU）1701-1705。每个线程分派的执行ID的传播允许执行硬件1770的各个功能单元1701-1705内的执行上下文的精细交织。因此，执行硬件1770的给定组件（例如，单独的执行单元）可以并发地执行来自不同上下文的线程。例如，在图17中，功能单元1702和1703可以来自相同的执行单元，其使用执行ID EX-ID 1和EX-ID 2来区分针对这两个不同线程的上下文。因此，在一个实施例中，由各种功能单元1701-1705实现的所有共享功能使用执行ID来隔离属于不同上下文的工作。

类似地，对于对高速缓存系统的存取，共享功能（例如，纹理高速缓存、EU指令高速缓存、L3高速缓存等）利用的高速缓存都利用执行ID标签来区分线程。在图17中，例如，高速缓存接口1711使用执行ID来确定是否高速缓存了用于正确上下文的所请求数据。如果不是，则它将使用执行ID生成对存储器接口1721的存储器请求。然后，存储器接口1721将使用转译过程中的执行ID来在适当的一组转译表1731-1735中执行查找。例如，执行ID可以用作指向与其上下文相关联的特定页表集的基址的指针（例如，在转译查找过程的第一级）。

当线程上下文的执行完成时，所有页表条目，包括在转译后备缓冲器（TLB）中高速缓存的那些，都可以在分页系统内被无效。另外，可以在存储器子系统内使与执行ID相关联的数据和指令高速缓存条目无效/在存储器子系统内替换所述条目。

也可以用执行ID来标记工作完成（例如，指示线程正在引退），以允许线程分派器1660管理和跟踪来自不同线程上下文的工作进度。此外，可以用执行ID标记对包括转译后备缓冲器（TLB）的高速缓存的转储清除，使得可以仅选择性地转储清除针对给定上下文的转译（即，与执行ID相关联的那些）。

注意，图17中所示的功能单元1701-1705表示图形处理器内的任何类型的功能单元，包括例如执行单元、执行单元内的各个功能组件（例如，向量浮点单元、整数单元、分支单元等）、媒体/纹理采样器、曲面细分单元、遍历/交叉单元、深度测试单元或任何其他处理电路（包括固定功能或通用处理电路）。

在图18中图示了根据本发明的一个实施例的方法。该方法可以被实现在上文描述的某些架构的上下文内，但不限于任何特定的处理器/系统架构。

在1801处，在多个工作队列中对多个线程上下文的多个工作元素排队。每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联（或包括上下文描述符）。

在1802处，每个命令流播器独立地从其工作队列中读取工作元素，并提交与工作元素相关联的指令以供分派。在1803处，基于每个指令的线程上下文将指令分派给功能单元，所述线程上下文可以包括优先级值。可以用执行ID标记每个指令，该执行ID将指令链接到其在执行管线的任何阶段内的上下文。因此，来自不同线程的指令可以在管线的每个阶段并发地执行。

在1804处，功能单元独立地执行每个指令，基于与指令相关联的执行ID将指令与正确的线程上下文相关联。执行ID标签可以附加到每个指令，或者可以在执行ID表（或其他数据结构）内跟踪执行ID标签，该执行ID表将每个指令与特定执行ID相关联。

本发明实施例可包括各种步骤，这些步骤上面已经描述了。这些步骤可以用机器可执行指令实施，这些指令可用于使通用或专用处理器执行这些步骤。备选地，这些步骤可以由含有用于执行步骤的硬连线逻辑的特定硬件组件执行，或者由已编程的计算机组件和定制硬件组件的任何组合执行。

如本文所描述的，指令可指的是硬件的特定配置（诸如配置成执行某些操作或具有预定功能性的专用集成电路（ASIC））或存储在用非暂态计算机可读介质实施的存储器中的软件指令。从而，附图中示出的技术能使用在一个或多个电子装置（例如终端站、网络元件等）上存储和执行的代码和数据实现。此类电子装置使用计算机机器可读介质存储和传递（在内部和/或通过网络与其他电子装置）代码和数据，计算机机器可读介质诸如非暂态计算机机器可读存储介质（例如磁盘；光盘；随机存取存储器；只读存储器；闪速存储器装置；相变存储器）和暂态计算机机器可读通信介质（例如电、光、声或其他形式的传播信号——诸如载波、红外信号、数字信号等）。

此外，此类电子装置通常包括耦合到一个或多个其他组件的一个或多个处理器的集合，一个或多个其他组件诸如一个或多个存储装置（非暂态机器可读存储介质）、用户输入/输出装置（例如，键盘、触摸屏和/或显示器）和网络连接。处理器的集合和其他组件的耦合通常通过一个或多个总线和桥接器（也称为总线控制器）。存储装置和携带网络业务的信号分别表示一个或多个机器可读存储介质和机器可读通信介质。从而，给定电子装置的存储装置通常存储用于在该电子装置的一个或多个处理器的集合上执行的代码和/或数据。当然，本发明的实施例的一个或多个部分可以使用软件、固件和/或硬件的不同组合来实现。贯穿此详细描述，为了说明目的，阐述了众多特定细节，以便提供对本发明的透彻理解。然而，本领域技术人员将明白，可以在没有这些特定细节中的一些细节的情况下实践本发明。在某些实例中，众所周知的结构和功能未被详尽描述，以便避免使本发明的主题模糊不清。因而，本发明的范围和精神应该依照随附权利要求书进行判断。

以下示例涉及另外的技术方案。

技术方案1. 一种设备，包括：

多个工作元素队列，其要存储多个线程上下文的工作元素，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

多个命令流播器，每个命令流播器与所述多个工作元素队列中的一个相关联，所述命令流播器要独立地提交指令以按照所述工作元素指定的那样执行；

线程分派器，其要评估包括优先级值的线程上下文，要用执行标识符（ID）标记每个指令，以及要响应性地根据所述线程上下文来分派包括所述执行ID的每个指令；以及

多个图形功能单元，其要独立地执行由所述线程分派器分派的每个指令，并且要基于其执行ID将每个指令与线程上下文相关联。

技术方案2. 根据技术方案1所述的设备，还包括：

要处理3D图形工作负载的包括渲染命令流播器的第一组一个或多个命令流播器；以及

要处理计算工作负载的第二组一个或多个命令流播器。

技术方案3. 根据技术方案2所述的设备，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

技术方案4. 根据技术方案1或2所述的设备，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

技术方案5. 根据技术方案1或2所述的设备，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

技术方案6. 根据技术方案5所述的设备，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

技术方案7. 根据技术方案1或5所述的设备，其中，所述线程分派器包括优先级化电路/逻辑，其要确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

技术方案8. 根据技术方案7所述的设备，其中，所述线程分派器基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

技术方案9. 一种方法，包括：

在多个工作队列中对多个线程上下文的多个工作元素排队，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

通过多个命令流播器独立地从所述工作队列读取工作元素，每个命令流播器具有与其相关联的工作队列；

从所述命令流播器提交指令，以按照所述工作元素指定的那样执行；

评估所述线程上下文，其包括与所提交的指令相关联的优先级值；

根据所述评估将所述工作元素指示的指令分派给多个图形功能单元，用对应的执行标识符（ID）标记每个指令；以及

独立地执行每个指令，基于所述执行ID将所述指令与其线程上下文相关联。

技术方案10. 根据技术方案9所述的方法，还包括：

在第一组一个或多个命令流播器上处理3D图形工作负载；以及

在第二组一个或多个命令流播器上处理计算工作负载。

技术方案11. 根据技术方案10所述的方法，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

技术方案12. 根据技术方案9或11所述的方法，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

技术方案13. 根据技术方案9或11所述的方法，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

技术方案14. 根据技术方案13所述的方法，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

技术方案15. 根据技术方案9或13所述的方法，还包括确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

技术方案16. 根据技术方案15所述的方法，其中，所述分派是基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

技术方案17. 一种其上存储有程序代码的机器可读介质，所述程序代码在被机器执行时使得所述机器实行如下操作：

在多个工作队列中对多个线程上下文的多个工作元素排队，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

通过多个命令流播器独立地从所述工作队列读取工作元素，每个命令流播器具有与其相关联的工作队列；

从所述命令流播器提交指令，以按照所述工作元素指定的那样执行；

评估所述线程上下文，其包括与所提交的指令相关联的优先级值；

根据所述评估将所述工作元素指示的指令分派给多个图形功能单元，用对应的执行标识符（ID）标记每个指令；以及

独立地执行每个指令，基于所述执行ID将所述指令与其线程上下文相关联。

技术方案18. 根据技术方案17所述的机器可读介质，还包括程序代码以使所述机器执行以下操作：

在第一组一个或多个命令流播器上处理3D图形工作负载；以及

在第二组一个或多个命令流播器上处理计算工作负载。

技术方案19. 根据技术方案18所述的机器可读介质，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

技术方案20. 根据技术方案17或19所述的机器可读介质，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

技术方案21. 根据技术方案17或19所述的机器可读介质，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

技术方案22. 根据技术方案21所述的机器可读介质，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

技术方案23. 根据技术方案17或21所述的机器可读介质，还包括使得所述机器实行如下操作的程序代码：确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

技术方案24. 根据技术方案23所述的机器可读介质，其中，所述分派是基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

技术方案25. 一种设备，包括：

用于在多个工作队列中对多个线程上下文的多个工作元素排队的部件，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

用于通过多个命令流播器独立地从所述工作队列读取工作元素的部件，每个命令流播器具有与其相关联的工作队列；

用于从所述命令流播器提交指令以按照所述工作元素指定的那样执行的部件；

用于评估所述线程上下文的部件，其包括与所提交的指令相关联的优先级值；

用于根据所述评估将所述工作元素指示的指令分派给多个图形功能单元、用对应的执行标识符（ID）标记每个指令的部件；以及

用于独立地执行每个指令、基于所述执行ID将所述指令与其线程上下文相关联的部件。

Claims (25)

1.一种设备，包括：

多个工作元素队列，其要存储多个线程上下文的工作元素，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

多个命令流播器，每个命令流播器与所述多个工作元素队列中的一个相关联，所述命令流播器要独立地提交指令以按照所述工作元素指定的那样执行；

线程分派器，其要评估包括优先级值的线程上下文，要用执行标识符（ID）标记每个指令，以及要响应性地根据所述线程上下文来分派包括所述执行ID的每个指令；以及

多个图形功能单元，其要独立地执行由所述线程分派器分派的每个指令，并且要基于其执行ID将每个指令与线程上下文相关联。

2.根据权利要求1所述的设备，还包括：

要处理3D图形工作负载的包括渲染命令流播器的第一组一个或多个命令流播器；以及

要处理计算工作负载的第二组一个或多个命令流播器。

3.根据权利要求2所述的设备，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

4.根据权利要求1或2所述的设备，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

5.根据权利要求1或2所述的设备，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

6.根据权利要求5所述的设备，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

7.根据权利要求1或5所述的设备，其中，所述线程分派器包括优先级化电路/逻辑，其要确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

8.根据权利要求7所述的设备，其中，所述线程分派器基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

9.一种方法，包括：

在多个工作队列中对多个线程上下文的多个工作元素排队，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

通过多个命令流播器独立地从所述工作队列读取工作元素，每个命令流播器具有与其相关联的工作队列；

从所述命令流播器提交指令，以按照所述工作元素指定的那样执行；

评估所述线程上下文，其包括与所提交的指令相关联的优先级值；

根据所述评估将所述工作元素指示的指令分派给多个图形功能单元，用对应的执行标识符（ID）标记每个指令；以及

独立地执行每个指令，基于所述执行ID将所述指令与其线程上下文相关联。

10.根据权利要求9所述的方法，还包括：

在第一组一个或多个命令流播器上处理3D图形工作负载；以及

在第二组一个或多个命令流播器上处理计算工作负载。

11.根据权利要求10所述的方法，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

12.根据权利要求9或11所述的方法，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

13.根据权利要求9或11所述的方法，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

14.根据权利要求13所述的方法，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

15.根据权利要求9或13所述的方法，还包括确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

16.根据权利要求15所述的方法，其中，所述分派是基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

17.一种其上存储有程序代码的机器可读介质，所述程序代码在被机器执行时使得所述机器实行如下操作：

在多个工作队列中对多个线程上下文的多个工作元素排队，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

通过多个命令流播器独立地从所述工作队列读取工作元素，每个命令流播器具有与其相关联的工作队列；

从所述命令流播器提交指令，以按照所述工作元素指定的那样执行；

评估所述线程上下文，其包括与所提交的指令相关联的优先级值；

根据所述评估将所述工作元素指示的指令分派给多个图形功能单元，用对应的执行标识符（ID）标记每个指令；以及

独立地执行每个指令，基于所述执行ID将所述指令与其线程上下文相关联。

18.根据权利要求17所述的机器可读介质，还包括程序代码以使所述机器执行以下操作：

在第一组一个或多个命令流播器上处理3D图形工作负载；以及

在第二组一个或多个命令流播器上处理计算工作负载。

19.根据权利要求18所述的机器可读介质，其中，第一组包括除了3D图形处理工作负载之外还处理计算工作负载的命令流播器。

20.根据权利要求17或19所述的机器可读介质，其中，每个命令流播器与具有不同线程上下文的不同应用相关联。

21.根据权利要求17或19所述的机器可读介质，其中，每个上下文描述符包括逻辑渲染上下文地址（LRCA），其包括存储器中的相关存储区域的起始地址。

22.根据权利要求21所述的机器可读介质，其中，所述存储区域包括硬件状态子区域、环上下文子区域和引擎上下文子区域。

23.根据权利要求17或21所述的机器可读介质，还包括使得所述机器实行如下操作的程序代码：确定与每个线程相关联的优先级值，并响应性地根据相对优先级值分派指令。

24.根据权利要求23所述的机器可读介质，其中，所述分派是基于与每个线程相关联的相对优先级值和指令执行计数器值二者来分派指令。

25.一种设备，包括：

用于在多个工作队列中对多个线程上下文的多个工作元素排队的部件，每个工作元素与标识存储器中的上下文存储区域的上下文描述符相关联；

用于通过多个命令流播器独立地从所述工作队列读取工作元素的部件，每个命令流播器具有与其相关联的工作队列；

用于从所述命令流播器提交指令以按照所述工作元素指定的那样执行的部件；

用于评估所述线程上下文的部件，其包括与所提交的指令相关联的优先级值；

用于根据所述评估将所述工作元素指示的指令分派给多个图形功能单元、用对应的执行标识符（ID）标记每个指令的部件；以及

用于独立地执行每个指令、基于所述执行ID将所述指令与其线程上下文相关联的部件。

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