CN110597756B - 一种计算电路以及数据运算方法 - Google Patents

一种计算电路以及数据运算方法 Download PDF

Info

Publication number
CN110597756B
CN110597756B CN201910852785.8A CN201910852785A CN110597756B CN 110597756 B CN110597756 B CN 110597756B CN 201910852785 A CN201910852785 A CN 201910852785A CN 110597756 B CN110597756 B CN 110597756B
Authority
CN
China
Prior art keywords
data
neural network
network chip
processed
photonic neural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910852785.8A
Other languages
English (en)
Other versions
CN110597756A (zh
Inventor
白冰
赵斌
杨钊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Photon Arithmetic Beijing Technology Co ltd
Original Assignee
Photon Arithmetic Beijing Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Photon Arithmetic Beijing Technology Co ltd filed Critical Photon Arithmetic Beijing Technology Co ltd
Priority to CN201910852785.8A priority Critical patent/CN110597756B/zh
Publication of CN110597756A publication Critical patent/CN110597756A/zh
Application granted granted Critical
Publication of CN110597756B publication Critical patent/CN110597756B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明提供了一种计算电路以及数据运算方法，该计算电路包括：缓冲单元以及非线性运算单元。其中，缓冲单元与外接光子神经网络芯片的输入端相连，用于将待计算的数据发送至光子神经网络芯片，以使光子神经网络芯片对待计算的数据进行线性运算。非线性运算单元与光子神经网络芯片的输出端相连，用于接收经光子神经网络芯片进行线性运算的中间数据，并对中间数据进行非线性运算，生成目标数据。可见，本方案提供的计算电路，通过与其相连的光子神经网络芯片对待计算的数据进行线性运算，然后利用计算电路对中间数据进行非线性运算，由于光子神经网络芯片的线性运算能力较强，因此，本方案能够提高大数据的计算能力，且降低计算电路的面积以及成本。

Description

一种计算电路以及数据运算方法
技术领域
本发明涉及数据计算技术领域，具体涉及一种计算电路以及数据运算方法。
背景技术
随着大数据的快速发展，电子芯片在性能提升和功耗降低等方面均遇到了瓶颈。例如，无论是传统的中央处理器CPU还是后续开发的图形处理器GPU，均将受到摩尔定律失效，使得电子芯片无法支持更大规模的大数据计算。
因此，如何提供一种计算电路，能够提高大数据的计算能力的同时降低面积和成本，是本领域技术人员亟待解决的一大技术难题。
发明内容
有鉴于此，本发明实施例提供了一种计算电路以及数据运算方法，能够提高大数据的计算能力的同时降低面积和成本。
为实现上述目的，本发明实施例提供如下技术方案：
一种计算电路，包括：缓冲单元以及非线性运算单元；
所述缓冲单元与外接光子神经网络芯片的输入端相连，用于将待计算的数据发送至所述光子神经网络芯片，以使所述光子神经网络芯片对所述待计算的数据进行线性运算；
所述非线性运算单元与所述光子神经网络芯片的输出端相连，用于接收经所述光子神经网络芯片进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据。
可选的，还包括：数据划分单元，
所述数据划分单元用于将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息。
可选的，所述缓冲单元包括第一缓冲单元以及第二缓冲单元，
所述第一缓冲单元与所述数据划分单元相连，用于存储所述待处理内核信息，并将所述待处理内核信息发送至所述光子神经网络芯片；
所述第二缓冲单元与所述数据划分单元相连，用于存储所述待处理数据图像信息，并将所述待处理数据图像信息发送至所述光子神经网络芯片。
可选的，还包括第一数模转换器，
所述第一缓冲单元通过所述计算电路上的输入输出设备接口将所述待处理内核信息发送至所述第一数模转换器，所述第一数模转换器的输出端与所述光子神经网络芯片的一个所述输入端相连。
可选的，还包括第二数模转换器，
所述第二缓冲单元通过所述计算电路上的串行接口将所述待处理数据图像信息发送至所述第二数模转换器，所述第二数模转换器的输出端与所述光子神经网络芯片的另一个所述输入端相连。
可选的，还包括模数转换器，
所述光子神经网络芯片将所述中间数据发送至所述模数转换器，所述模数转换器通过所述计算电路上的串行接口将所述中间数据发送至所述非线性运算单元。
可选的，还包括内存控制器，
所述内存控制器与所述数据划分单元以及所述缓冲单元相连，用于将所述待处理内存信息进行数据压缩。
可选的，所述待计算的数据基于PCIE总线协议或AXI总线协议传输至所述数据划分单元。
可选的，还包括主机接口以及指令缓冲单元，
所述主机接口用于将基于所述PCIE总线协议或所述AXI总线协议传输的待计算的数据转换成预设总线协议的数据；
所述指令缓冲单元与所述主机接口相连，用于存储控制指令。
可选的，还包括处理单元，
所述处理单元用于基于所述控制指令，控制所述缓冲单元以及所述非线性运算单元执行预设动作。
一种数据运算方法，应用于任意一项上述的计算电路，所述数据运算方法包括：
获取所述待计算的数据，将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息；
将所述待处理内核信息通过所述计算电路上的输入输出设备接口以及所述第一数模转换器发送至所述光子神经网络芯片；
将所述待处理数据图像信息通过所述计算电路上的串行接口以及所述第二数模转换器发送至所述光子神经网络芯片；
获取通过所述计算电路上的串行接口以及所述模数转换器传输并经所述光子神经网络芯片进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据。
基于上述技术方案，本发明实施例提供了一种计算电路，包括：缓冲单元以及非线性运算单元。其中，缓冲单元与外接光子神经网络芯片的输入端相连，用于将待计算的数据发送至光子神经网络芯片，以使光子神经网络芯片对待计算的数据进行线性运算。非线性运算单元与光子神经网络芯片的输出端相连，用于接收经光子神经网络芯片进行线性运算的中间数据，并对中间数据进行非线性运算，生成目标数据。可见，本方案提供的计算电路，通过与其相连的光子神经网络芯片对待计算的数据进行线性运算，然后利用计算电路对中间数据进行非线性运算，由于光子神经网络芯片的线性运算能力较强，因此，本方案能够提高大数据的计算能力，且降低计算电路的面积以及成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本实施例提供的一种计算电路的结构示意图；
图2为本实施例提供的一种计算电路的又一结构示意图；
图3为本实施例提供的一种计算电路的又一结构示意图；
图4为本实施例提供的一种计算电路的又一结构示意图；
图5为本实施例提供的一种计算电路的又一结构示意图；
图6为本实施例提供的一种计算电路的又一结构示意图；
图7为本实施例提供的一种计算电路的又一结构示意图；
图8为本实施例提供的一种计算电路的又一结构示意图；
图9为本实施例提供的一种计算电路的又一结构示意图；
图10为本实施例提供的一种数据运算方法的流程示意图。
具体实施方式
请参阅图1，图1为本实施例提供的一种计算电路的结构示意图，该计算电路1包括：缓冲单元10以及非线性运算单元20。
其中，所述缓冲单元10与外接光子神经网络芯片2的输入端相连，用于将待计算的数据发送至所述光子神经网络芯片2，以使所述光子神经网络芯片2对所述待计算的数据进行线性运算。
所述非线性运算单元20与所述光子神经网络芯片2的输出端相连，用于接收经所述光子神经网络芯片2进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据。
可见，本实施例将计算电路1与光子神经网络芯片2相结合，形成光电异构架构，采用光子神经网络芯片2进行线性运算，提高运算速度，降低功耗；采用计算电路1进行非线性运算，降低器件的面积。
具体的，在本实施例中，计算电路1可以为FPGA，相应的，FPGA与通用处理器进行通信，光子神经网络芯片与FPGA进行通信。光子神经网络芯片完成神经网络算法中的线性计算部分，FPGA完成神经网络算法中的非线性部分以及逻辑控制功能。
在上述实施例的基础上，本实施提供的计算电路中，如图2所示，还包括：数据划分单元21。该数据划分单元21用于将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息。
相应的，本实施例提供的计算电路，如图3所示，所述缓冲单元10包括第一缓冲单元31以及第二缓冲单元32。
其中，所述第一缓冲单元31与所述数据划分单元21相连，用于存储所述待处理内核信息，并将所述待处理内核信息发送至所述光子神经网络芯片2。
所述第二缓冲单元32与所述数据划分单元21相连，用于存储所述待处理数据图像信息，并将所述待处理数据图像信息发送至所述光子神经网络芯片2。
除此，本实施例提供的计算电路，如图4所示，还可以包括第一数模转换器41，
其中，所述第一缓冲单元31通过所述计算电路1上的输入输出设备接口11将所述待处理内核信息发送至所述第一数模转换器41，所述第一数模转换器41的输出端与所述光子神经网络芯片2的一个所述输入端相连。
在上述实施例的基础上，本实施例提供的计算电路，如图5所示，还可以包括第二数模转换器51。
其中，所述第二缓冲单元32通过所述计算电路1上的串行接口12将所述待处理数据图像信息发送至所述第二数模转换器51，所述第二数模转换器的51输出端与所述光子神经网络芯片2的另一个所述输入端相连。
除此，本实施例提供的计算电路，如图6所示，还包括模数转换器61。
其中，所述光子神经网络芯片2将所述中间数据发送至所述模数转换器61，所述模数转换器61通过所述计算电路1上的串行接口13将所述中间数据发送至所述非线性运算单元20。
除此，本实施例提供的计算电路，如图7所示，还包括内存控制器71。
其中，所述内存控制器71与所述数据划分单元21以及所述缓冲单元10相连，用于将所述待处理内存信息进行数据压缩。
除此，本实施例提供的计算电路中，所述待计算的数据基于PCIE总线协议或AXI总线协议传输至所述数据划分单元。
进一步的，本实施例提供的计算电路，如图8所示，还可以包括主机接口81以及指令缓冲单元82。
其中，所述主机接口81用于将基于所述PCIE总线协议或所述AXI总线协议传输的待计算的数据转换成预设总线协议的数据。所述指令缓冲单元82与所述主机接口81相连，用于存储控制指令。
除此，本实施例提供的的计算电路，如图9所示，还可以包括处理单元91。
其中，所述处理单元91用于基于所述控制指令，控制所述缓冲单元10以及所述非线性运算单元20执行预设动作。
结合图9，对本实施例提供的一种计算电路的工作原理进行说明，如图10所示，该数据运算方法包括：
S101、获取所述待计算的数据，将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息；
S102、将所述待处理内核信息通过所述计算电路上的输入输出设备接口以及所述第一数模转换器发送至所述光子神经网络芯片；
S103、将所述待处理数据图像信息通过所述计算电路上的串行接口以及所述第二数模转换器发送至所述光子神经网络芯片；
S104、获取通过所述计算电路上的串行接口以及所述模数转换器传输并经所述光子神经网络芯片进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据。
具体的，发明人考虑到FPGA接口丰富，可以给光子神经网络芯片提供高带宽输入/输出，且FPGA的一大主流应用是用在高速转接口和高速采集卡，因此FPGA芯片上包含有大量Serdes口和大量的高带宽IO口，其中，高速的Serdes口可以直接与光子芯片的高速DAC/ADC接口输入相连，提供高带宽的Image输入与运算结果输入，而大量高带宽的IO口可以与光子神经网络芯片的多个低速DAC阵列相接，提供高带宽的Kernel(weight)输入。
在本实施例中，待处理数据通过PCIE口进入到FPGA中，数据划分单元DMA将待处理数据图像信息搬运到第二缓冲单元Input Buffer，数据划分单元DMA将kernel值搬运到DDR中。第二缓冲单元Input IMG buffer存储待处理图像信息同时通过Serdes口传输给第二数模转换器DAC。第一缓冲单元Input Kernel buffer存储kernel值同时通过IO口传输给第一数模转换器DAC。数据和kernel值分别通过DAC传输给光子神经网络芯片，光子神经网络芯片对数据进行处理，返回值返回给模数转换器ADC，ADC通过Serdes口将处理后数据返回给非线性运算单元NL engine，非线性运算单元NLengine对数据进行非线性处理。
因此，本实施例的运算流程如下：
通用处理器通过PCIE和DDR与FPGA进行信息交互，将待处理数据发送给FPGA。然后，FPGA对数据进行处理，将卷积计算中的权重数值通过低速DAC转换后发送给光子神经网络芯片；将卷积计算中的待计算数据信息通过高速DAC转换后发送给光子神经网络芯片。光子神经网络芯片对FPGA发送过来的数据进行线性处理，处理后的数据通过ADC转后后发送给FPGA。FPGA对接收到光子神经网络芯片线性处理后的数据进行激活、池化等非线性处理，然后再进行下一次循环操作。
由于目前主流的AI计算90％以上的运算是线性运算，算力主要体现在线性的卷积运算上，而卷积运算最后都可以转换为矩阵运算。光子神经网络芯片非常适合做线性运算，通过光子神经网络芯片的高性能和高能效的矩阵计算来提高AI计算能力。
FPGA由可编程输入/输出单元、基本可编程逻辑单元、内嵌的块RAM和底层嵌入功能单元等组成。如果用FPGA进行卷积计算，线性计算需要消耗底层嵌入功能单元以及大面积的基本可编程逻辑单元。采用本发明的电路结构，线性计算用光子神经网络芯片完成，能够有效减少基本可编程逻辑单元和底层嵌入功能单元的面积。对FPGA而言，面积越大，成本越高，采用本发明电路结构，提高算力、降低功耗的同时，能够有效减少FPGA成本。
且FPGA片上集成的PCIE接口，可以直接与HOST主机相连接，拓展性强。除此，本方案中高速DAC和低速DAC分开，针对不同的模型，可以实现针对性的运算，有效提高神经网络算法的高效运算。
综上，本发明提供了一种计算电路以及数据运算方法，该计算电路包括：缓冲单元以及非线性运算单元。其中，缓冲单元与外接光子神经网络芯片的输入端相连，用于将待计算的数据发送至光子神经网络芯片，以使光子神经网络芯片对待计算的数据进行线性运算。非线性运算单元与光子神经网络芯片的输出端相连，用于接收经光子神经网络芯片进行线性运算的中间数据，并对中间数据进行非线性运算，生成目标数据。可见，本方案提供的计算电路，通过与其相连的光子神经网络芯片对待计算的数据进行线性运算，然后利用计算电路对中间数据进行非线性运算，由于光子神经网络芯片的线性运算能力较强，因此，本方案能够提高大数据的计算能力，且降低计算电路的面积以及成本。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种计算电路，其特征在于，包括：缓冲单元、非线性运算单元、数据划分单元、第一数模转换器以及第二数模转换器；
所述缓冲单元与外接光子神经网络芯片的输入端相连，用于将待计算的数据发送至所述光子神经网络芯片，以使所述光子神经网络芯片对所述待计算的数据进行线性运算；
所述非线性运算单元与所述光子神经网络芯片的输出端相连，用于接收经所述光子神经网络芯片进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据；
所述数据划分单元用于将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息；
所述缓冲单元包括第一缓冲单元以及第二缓冲单元，
所述第一缓冲单元与所述数据划分单元相连，用于存储所述待处理内核信息，并将所述待处理内核信息发送至所述光子神经网络芯片；
所述第二缓冲单元与所述数据划分单元相连，用于存储所述待处理数据图像信息，并将所述待处理数据图像信息发送至所述光子神经网络芯片；
所述第一缓冲单元通过所述计算电路上的输入输出设备接口将所述待处理内核信息发送至所述第一数模转换器，所述第一数模转换器的输出端与所述光子神经网络芯片的一个所述输入端相连；
所述第二缓冲单元通过所述计算电路上的串行接口将所述待处理数据图像信息发送至所述第二数模转换器，所述第二数模转换器的输出端与所述光子神经网络芯片的另一个所述输入端相连。
2.根据权利要求1所述的计算电路，其特征在于，还包括模数转换器，
所述光子神经网络芯片将所述中间数据发送至所述模数转换器，所述模数转换器通过所述计算电路上的串行接口将所述中间数据发送至所述非线性运算单元。
3.根据权利要求1所述的计算电路，其特征在于，还包括内存控制器，
所述内存控制器与所述数据划分单元以及所述缓冲单元相连，用于将所述待处理内核信息进行数据压缩。
4.根据权利要求1所述的计算电路，其特征在于，所述待计算的数据基于PCIE总线协议或AXI总线协议传输至所述数据划分单元。
5.根据权利要求4所述的计算电路，其特征在于，还包括主机接口以及指令缓冲单元，
所述主机接口用于将基于所述PCIE总线协议或所述AXI总线协议传输的待计算的数据转换成预设总线协议的数据；
所述指令缓冲单元与所述主机接口相连，用于存储控制指令。
6.根据权利要求5所述的计算电路，其特征在于，还包括处理单元，
所述处理单元用于基于所述控制指令，控制所述缓冲单元以及所述非线性运算单元执行预设动作。
7.一种数据运算方法，其特征在于，应用于如权利要求1-6中任意一项所述的计算电路，所述数据运算方法包括：
获取所述待计算的数据，将所述待计算的数据划分成待处理数据图像信息以及待处理内核信息；
将所述待处理内核信息通过所述计算电路上的输入输出设备接口以及所述第一数模转换器发送至所述光子神经网络芯片；
将所述待处理数据图像信息通过所述计算电路上的串行接口以及所述第二数模转换器发送至所述光子神经网络芯片；
获取通过所述计算电路上的串行接口以及模数转换器传输并经所述光子神经网络芯片进行线性运算的中间数据，并对所述中间数据进行非线性运算，生成目标数据。
CN201910852785.8A 2019-08-26 2019-08-26 一种计算电路以及数据运算方法 Active CN110597756B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910852785.8A CN110597756B (zh) 2019-08-26 2019-08-26 一种计算电路以及数据运算方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910852785.8A CN110597756B (zh) 2019-08-26 2019-08-26 一种计算电路以及数据运算方法

Publications (2)

Publication Number Publication Date
CN110597756A CN110597756A (zh) 2019-12-20
CN110597756B true CN110597756B (zh) 2023-07-25

Family

ID=68858474

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910852785.8A Active CN110597756B (zh) 2019-08-26 2019-08-26 一种计算电路以及数据运算方法

Country Status (1)

Country Link
CN (1) CN110597756B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018121118A1 (zh) * 2016-12-26 2018-07-05 上海寒武纪信息科技有限公司 计算装置和方法
CN109544440A (zh) * 2018-12-29 2019-03-29 北京知存科技有限公司 一种图像处理芯片、系统与方法
CN109977071A (zh) * 2017-12-27 2019-07-05 北京中科寒武纪科技有限公司 神经网络处理器板卡及相关产品
WO2019157812A1 (zh) * 2018-02-13 2019-08-22 上海寒武纪信息科技有限公司 一种计算装置及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105892989B (zh) * 2016-03-28 2017-04-12 中国科学院计算技术研究所 一种神经网络加速器及其运算方法
CN107704922B (zh) * 2017-04-19 2020-12-08 赛灵思公司 人工神经网络处理装置
CN109902811B (zh) * 2017-12-11 2020-03-10 中科寒武纪科技股份有限公司 神经网络运算设备和方法
CN110163354B (zh) * 2018-02-13 2020-10-09 上海寒武纪信息科技有限公司 一种计算装置及方法
CN108599865B (zh) * 2018-04-13 2020-04-28 北京邮电大学 基于光子神经网络的信号调制格式识别方法、装置
CN108764465B (zh) * 2018-05-18 2021-09-24 中国科学院计算技术研究所 一种进行神经网络运算的处理装置
CN109165728B (zh) * 2018-08-06 2020-12-18 浪潮集团有限公司 一种卷积神经网络的基本计算单元及计算方法
CN109272110A (zh) * 2018-10-31 2019-01-25 上海交通大学 基于光子神经网络芯片的光电融合智能信号处理系统
CN109376855B (zh) * 2018-12-14 2021-04-06 中国科学院计算技术研究所 一种光神经元结构和包含该结构的神经网络处理系统
CN109784486B (zh) * 2018-12-26 2021-04-23 中国科学院计算技术研究所 一种光学神经网络处理器及其训练方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018121118A1 (zh) * 2016-12-26 2018-07-05 上海寒武纪信息科技有限公司 计算装置和方法
CN109977071A (zh) * 2017-12-27 2019-07-05 北京中科寒武纪科技有限公司 神经网络处理器板卡及相关产品
WO2019157812A1 (zh) * 2018-02-13 2019-08-22 上海寒武纪信息科技有限公司 一种计算装置及方法
CN109544440A (zh) * 2018-12-29 2019-03-29 北京知存科技有限公司 一种图像处理芯片、系统与方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
High-Speed and Portable Data Acquisition System Based on FPGA;XiaoQiang Cao;《IEEE Xplore》;全文 *
一种可扩展BP在片学习神经网络芯片;卢纯, 石秉学, 陈卢;电子学报(第09期);全文 *
光子神经网络——重新定义AI芯片;白冰;《人工智能》(第2期);全文 *

Also Published As

Publication number Publication date
CN110597756A (zh) 2019-12-20

Similar Documents

Publication Publication Date Title
CN110390385B (zh) 一种基于bnrp的可配置并行通用卷积神经网络加速器
CN108108809B (zh) 一种针对卷积神经元网络进行推理加速的硬件架构及其工作方法
CN109284817B (zh) 深度可分离卷积神经网络处理架构/方法/系统及介质
CN109447241B (zh) 一种面向物联网领域的动态可重构卷积神经网络加速器架构
CN104820657A (zh) 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN105630735A (zh) 一种基于可重构计算阵列的协处理器
JP2022526660A (ja) コヒーレントアクセラレーションのためのドメイン支援プロセッサピア
CN110991632A (zh) 一种基于fpga的异构神经网络计算加速器设计方法
CN105260339A (zh) 一种基于Xilinx Zynq技术的大规模PLC系统
CN109298839A (zh) 基于pis的存储装置控制器、存储装置、系统及方法
CN107704413A (zh) 一种基于vpx架构的加固型并行信息处理平台
CN111860773B (zh) 处理装置和用于信息处理的方法
CN103970709A (zh) 一种fft协处理器与主处理器通信方法
CN115456155A (zh) 一种多核存算处理器架构
CN110597756B (zh) 一种计算电路以及数据运算方法
CN112631968B (zh) 一种动态可演化智能处理芯片结构
CN103019324B (zh) 内存能力增强的可重构微服务器
CN112559197B (zh) 基于异构众核处理器的卷积计算数据重用方法
US20230128421A1 (en) Neural network accelerator
JP6829427B2 (ja) データベース・クエリ効率化のためのシステム、方法、および、プログラム
CN209044575U (zh) 基于pis的存储装置控制器、存储装置及系统
CN115344393A (zh) 业务处理方法及相关设备
CN112346704B (zh) 一种用于卷积神经网络的全流水线型乘加单元阵列电路
Chen Architecture design for highly flexible and energy-efficient deep neural network accelerators
CN111382852A (zh) 数据处理装置、方法、芯片及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant