CN110597376B - 一种排序电路及排序系统 - Google Patents
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Abstract
本发明提出了一种排序电路及排序系统，排序电路包括ADC采集器、处理器、使能输出端，ADC采集器采集相对应的VR模块的电压模拟值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；处理器接收AD值后，通过数字滤波、提取产生数字量进行运算比较，实时监控VR的电压值；处理器连接每个ADC采集器相对应的使能输出端；基于排序电路，还提出了一种排序系统，当排序电路检测到实际电压值异常时，将故障信息发送给BMC，同时触发CPLD，CPLD接收到异常触发信号，停用出现故障的VR模块；BMC首先定位发生故障的VR模块的位置，进而选择启动备用VR模块或者是重启服务器。本发明能够准确监视电源状态。
Description
技术领域
本发明属于服务器电源技术领域，特别涉及一种排序电路及排序系统。
背景技术
随着电子信息产业的飞速发展，当前社会已经进入信息时代，电子信息技术成为当代最活跃、渗透力最强的科学技术，随着我国科学技术的迅速发展和人民生活水平的不断提高，各种信息技术的应用已经进入千家万户，成为现代家庭生活中不可或缺的重要组成部分。作为电子信息产业“地基”的服务器，承载着越来越重要的角色，而服务器中板卡电源轨的设计，将直接影响服务器的可靠性。优化电源轨设计，提高服务器可靠性，成为关乎“民生”的大事。
服务器板卡电源是一个大型高密度的多轨电源系统，能以快速瞬变响应输送大电流以便为诸如：FPGA、CPLD和处理器的内核和I/O电源轨供电。在设计时，每增加一个电源轨，必须考虑如何动态协调电源排序、定时、加电复位、故障监视、提供恰当的响应以保护系统等方面，挑战往往都会成倍增加。在现有技术中，CPLD及VR本身来协作控制，CPLD控制关键电源轨，像BMC、FPGA、处理器内核电压的控制时序；用VR的PowerGood信号连接后一级VR的Enable。即：当前VR输出正常后，使能后一级VR。现有技术中，VR控制VR方案，极易造成时序错误；更改设计方案需要重新协调电源排序，增加了硬件的更改；一级VR出现故障，会影响后级VR工作，无法实现重新排序来启动系统。
发明内容
本发明提出了一种排序电路及排序系统，采用多个通道的ADC采集器采集VR电压，每个ADC采集器对应一个使能输出，同时相应响应CPLD或BMC的指令。
为了实现上述目的，本发明提出了一种排序电路，包括多个通道ADC采集器、处理器、使能输出端；
所述多个通道ADC采集器采集服务器中不同VR模块的电压，每个ADC采集器采集相对应的VR模块的电压模拟值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；
所述处理器接收所述AD值后，经过数字滤波、提取产生数字量进行运算比较，实时监控VR的电压值；所述处理器连接每个ADC采集器相对应的使能输出端；所述使能输出端控制一个通路FET的栅极。
进一步的，还包括辅助功能模块和对外通信接口；
所述处理器与辅助功能模块相连；所述辅助功能模块包括重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB、同步信号引脚SPCLK和双向时钟引脚共享SHARE_CLK；
所述处理器连接EEPROM的输入端；所述EEPROM的输出端通过SPI连接对外通信接口；所述对外通信接口包括SCL、SDA、Addr1、Addr2和Addr3。
进一步的，所述ADC采集器包括积分器、比较器和反馈环；所述ADC采集器将前一采集到的VR电压值依次进行积分和比较运算，并作为下一采集值的负反馈与所述下一采集值做差值，所述差值再进行积分和比较运算生成AD值。
进一步的，所述处理器接收到所述AD值后，将AD值存入数组，将数组的值进行傅里叶变换，产生多种频率叠加的第一数值，再将与所述AD值中频率相同的第二数值提取出来，做平均计算，得到最终的数字量，进而得到VR的实际电压值。
一种排序系统，包括CPLD、BMC、风机、若干VR模块和一种排序电路，所述CPLD分别通过重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB与排序电路相连；所述排序电路分别通过SCL、SDA和ASEL引脚与BMC相连；所述排序电路还与风机相连；所述排序电路分别与若干VR模块相连；
所述排序电路用于检测VR模块是否出现异常，当排序电路检测到VR模块的实际电压值异常时，将故障信息发送给BMC，同时向CPLD发出异常触发信号；所述CPLD接收到所述异常触发信号，停用出现故障的VR模块；所述BMC接收到故障信息后，首先定位发生故障的VR模块的位置，进而选择启动备用VR模块或者是重启服务器。
进一步的，所述异常触发信号为高电平的异常报警信号ALERTB；
当排序电路检测到VR模块的实际电压值正常时，异常报警信号ALERTB变为低电平，不触发CPLD；
当排序电路检测到VR模块的实际电压值异常时，异常报警信号ALERTB变为高电平，触发CPLD控制停用出现故障的VR模块。
进一步的，所述BMC接收到故障信息后，首先定位发生故障的VR模块的位置，如果为关键VR模块，则BMC通知CPLD禁用出现故障的VR模块，启用备用VR模块；所述关键VR模块包括为内存、CPLD控制芯片供电的VR模块；
如果为非关键VR模块，BMC首先判断是否有备用VR模块，如果有备用VR模块，则启用备用VR模块；如果没有备用VR模块，则通过判断损坏的功能，禁用出现故障的VR模块，同时启动或者停止服务器；所述非关键VR模块包括为接口供电的VR模块。
进一步的，所述排序电路还通过控制风机为若干VR模块散热。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明实施例提出了一种排序电路及排序系统，排序电路包括多个通道ADC采集器、处理器、使能输出端；多个通道ADC采集器采集服务器中不同VR模块的电压，每个ADC采集器采集相对应的VR模块的电压模拟值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；处理器接收多个通道ADC发送AD值后，通过数字滤波、提取产生数字量进行运算比较，实时监控VR的电压值；处理器连接每个ADC采集器相对应的使能输出端；使能输出端控制一个通路FET的栅极，该排序电路还包括辅助功能模块和对外通信接口；处理器与辅助功能模块相连；辅助功能模块包括重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB、同步信号引脚SPCLK和双向时钟引脚共享SHARE_CLK；处理器连接EEPROM的输入端；EEPROM的输出端通过SPI连接对外通信接口；对外通信接口包括SCL、SDA、Addr1、Addr2和Addr3。基于本发明提出的排序电路，还提出了一种排序系统，CPLD分别通过重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB与排序电路相连；排序电路分别通过SCL、SDA和ASEL引脚与BMC相连；排序电路还与风机相连；排序电路分别与若干VR模块相连；排序电路用于检测VR模块是否出现异常，当排序电路检测到VR模块的实际电压值异常时，将故障信息发送给BMC，同时向CPLD发出异常触发信号；CPLD接收到异常触发信号，停用出现故障的VR模块；BMC接收到故障信息后，首先定位发生故障的VR模块的位置，进而选择启动备用VR模块或者是重启服务器。本发明，采用多个通道的ADC采集器采集VR电压，每个ADC采集器对应一个使能输出，同时相应响应CPLD或BMC的指令。能够准确监视电源状态，当故障，切断关键电源，并记录。另外更改设计方案时，可对VR实现即插即用，对现有方案执行最大程度的引入，定位发生故障的VR，方便售后运维及故障率统计。
附图说明
如图1给出了基于本发明实施例1提出的一种排序电路示意图；
如图2给出了基于本发明实施例1提出的一种排序电路中ADC采集器结构框图；
如图3给出了基于本发明实施例1提出的一种排序系统示意图；
如图4给出基于本发明实施例1提出的一种排序系统的工作流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
实施例1
本发明提出了一种排序电路，采用多个通道的ADC采集器采集VR电压，每个ADC采集器对应一个使能输出，如图1所示，为基于本发明实施例1提出的一种排序电路示意图；包括，多个通道ADC采集器、处理器、使能输出端；
多个通道ADC采集器采集服务器中不同VR模块的电压，每个ADC采集器采集相对应的VR模块的电压模拟值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；本发明实施例1中包括6个通道的ADC采集器。如图2所示，为基于本发明实施例1提出的一种排序电路中ADC采集器结构框图；
其中ADC采集器的结构包括积分器、比较器和反馈环；ADC采集器将前一采集到的VR电压值依次进行积分和比较运算，并作为下一采集值的负反馈与所述下一采集值做差值，差值再进行积分和比较运算生成AD值。这样较直接使用模拟电压值，会有更高的采样率。
处理器接收多个通道ADC发送AD值后，通过数字滤波、提取产生数字量进行运算比较，实时监控VR的电压值；处理器连接每个ADC采集器相对应的使能输出端；使能输出端控制一个通路FET的栅极。输出通道即可配置为普通的IO口，也可配置成用于风机调速的PWM功能口。设计仿真阶段，如果服务器整机的风机对VR芯片有一定的死角，可配置成PWM口用于控制一微型风机给VR芯片散热。通过处理器设置控制寄存器中的值来设定IO口为普通IO还是专用IO，即PWM口或ADC口。
处理器接收到多个通道ADC发送AD值后，将AD值存入数组，因为采样速度很快，数组的存储量较大，将数组的值进行傅里叶变换，产生多种频率叠加的第一数值，再将与AD值中频率相同或者相近的第二数值提取出来，做平均计算，得到最终的数字量，该数字量乘以一系数，进而得到VR的实际电压值。
一种排序电路，还包括辅助功能模块和对外通信接口；
处理器与辅助功能模块相连；辅助功能模块包括重启信号引脚RSTB，可用于该电路的重启上电、故障检测信号引脚FAULTB，用于检测自身故障、报警信号引脚ALERTB，用于发送中断信号、同步信号引脚SPCLK和双向时钟引脚共享SHARE_CLK等；
处理器连接EEPROM的输入端；EEPROM的输出端通过SPI连接对外通信接口；对外通信接口包括SCL、SDA、Addr1、Addr2和Addr3。Addr1、Addr2、Addr3三个管脚设置该电路通讯地址，可通过连接GND、VDD和悬空来设置27个通讯地址，SCL和SDA分别为时钟线、数据线，用于配置I2C或PMbus来进行外部通讯。
该电路的处理器连接电源，VPWR依次通过LDO、UVLO与处理器相连，VDD通过UVLO与处理器相连。
基于本发明提出的一种排序电路，提出了一种排序系统，包括CPLD、BMC、风机、若干VR模块和排序电路。如图3所示，给出了基于本发明实施例1提出的一种排序系统示意图；
CPLD分别通过重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB与排序电路相连；排序电路分别通过SCL、SDA和ASEL引脚与BMC相连；排序电路还与风机相连；排序电路分别与若干VR模块相连；
排序电路用于检测VR模块是否出现异常，当排序电路检测到VR模块的实际电压值异常时，将故障信息发送给BMC，同时向CPLD发出异常触发信号；CPLD接收到异常触发信号，停用出现故障的VR模块；BMC接收到故障信息后，首先定位发生故障的VR模块的位置，进而选择启动备用VR模块或者是重启服务器。该电路控制VR芯片时，其内存中烧录了几种不同的控制策略，再未发生故障时采用出厂设置的策略，一旦控制的VR出现故障，需要重新上电时，该电路并不能自动的选择使用哪种策略，需要接受上位机，BMC等控制器的指令。因为BMC的功能强大，可以监控服务器中的各个模块的状态。所以，排序电路、BMC、CPLD通过通讯总线构成了一个符合逻辑的系统，共同的控制VR的上电顺序。
异常触发信号为高电平的异常报警信号ALERTB；当排序电路检测到VR模块的实际电压值正常时，异常报警信号ALERTB变为低电平，不触发CPLD；当排序电路检测到VR模块的实际电压值异常时，异常报警信号ALERTB变为高电平，触发CPLD控制停用出现故障的VR模块。
BMC接收到故障信息后，首先定位发生故障的VR模块的位置，如果为关键VR模块，则BMC通知CPLD禁用出现故障的VR模块，启用备用VR模块；关键VR模块包括为内存、CPLD控制芯片供电的VR模块。
如果为非关键VR模块，非关键VR模块即一些不为内存，CPLD等控制芯片供电的VR模块。包括为接口供电等VR模块；BMC首先判断是否有备用VR模块，如果有备用VR模块，则启用备用VR模块；
如果没有备用VR模块，则通过判断损坏的功能，如果为非关键功能模块，如为USB接口供电等，禁用出现故障的VR模块，同时启动服务器；如果为关键功能模块，禁用出现故障的VR模块，同时不启动服务器，其中关键功能为为一些关键的接口供电的功能。
排序电路还通过控制风机为若干VR模块散热。
如图4所示，为基于本发明实施例1提出的一种排序系统的工作流程示意图。
在步骤S401中，整机启动后，排序电路启动，控制VR按既定时序上电。
在步骤S402中，多个通道ADC采集器采集服务器中不同VR模块的电压，每个ADC采集器采集相对应的VR模块的电压值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；AD电压值进入处理器后，通过数字滤波、提取，产生数字量进行运算比较，实时监控VR的电压值。
在步骤S403中，判断VR电压是否正常，如果电压正常，则返回步骤S402，如电压出现不正常，则执行步骤S404。
在步骤S404中，排序电路发送异常触发信号给CPLD，其中异常触发信号为高电平的异常报警信号ALERTB；当排序电路检测到VR模块的实际电压值正常时，异常报警信号ALERTB变为低电平，不触发CPLD；当排序电路检测到VR模块的实际电压值异常时，异常报警信号ALERTB变为高电平，触发CPLD控制停用出现故障的VR模块；
在步骤S405中，异常故障信息上传到BMC。
在步骤S406中，BMC判断出现故障的VR模块是否有备用电源，如果没有备用电源；如果有备用电源，则执行步骤S408。
在步骤S407中，定位故障VR，判断损坏的功能，如果为非关键功能模块，如为USB接口供电等，禁用出现故障的VR模块，同时启动服务器；如果为关键功能模块，禁用出现故障的VR模块，同时不启动服务器，其中关键功能为一些关键的接口供电的功能。
在步骤S408中，BMC下发给CPLD下发开启备用电源的指令；BMC通过I2C总线告知排序电路运行哪种备用方案，向CPLD下发排序电路可以重启指令。
在步骤S409中，CPLD发出重启备用电源的信号，启动备用电源。CPLD下发指令让排序电路重新给VR上电排序，启动服务器。
以上内容仅仅是对本发明的结构所作的举例和说明，所属本技术领域的技术人员对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，只要不偏离发明的结构或者超越本权利要求书所定义的范围，均应属于本发明的保护范围。
Claims (6)
1.一种排序电路，其特征在于,包括，多个通道ADC采集器、处理器、使能输出端；
所述多个通道ADC采集器采集服务器中不同VR模块的电压，每个ADC采集器采集相对应的VR模块的电压模拟值，根据前一电压采样值与后一电压采样值的差值进行转换编码得到AD值；
所述处理器接收所述AD值后，经过数字滤波、提取产生数字量进行运算比较，实时监控VR的电压值；所述处理器连接每个ADC采集器相对应的使能输出端；所述使能输出端控制一个通路FET的栅极；
所述ADC采集器包括积分器、比较器和反馈环；所述ADC采集器将前一采集到的VR电压值依次进行积分和比较运算，并作为下一采集值的负反馈与所述下一采集值做差值，所述差值再进行积分和比较运算生成AD值；
所述处理器接收到所述AD值后，将AD值存入数组，将数组的值进行傅里叶变换，产生多种频率叠加的第一数值，再将与所述AD值中频率相同的第二数值提取出来，做平均计算，得到最终的数字量，进而得到VR的实际电压值。
2.根据权利要求1所述的一种排序电路，其特征在于,还包括辅助功能模块和对外通信接口；
所述处理器与辅助功能模块相连；所述辅助功能模块包括重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB、同步信号引脚SPCLK和双向时钟引脚共享SHARE_CLK；
所述处理器连接EEPROM的输入端；所述EEPROM的输出端通过SPI连接对外通信接口；所述对外通信接口包括SCL、SDA、Addr1、Addr2和Addr3。
3.一种排序系统，其特征在于，包括CPLD、BMC、风机、若干VR模块和权利要求1至2任意一项所述的排序电路；
所述CPLD分别通过重启信号引脚RSTB、故障检测信号引脚FAULTB、报警信号引脚ALERTB与排序电路相连；所述排序电路分别通过SCL、SDA和ASEL引脚与BMC相连；所述排序电路还与风机相连；所述排序电路分别与若干VR模块相连；
所述排序电路用于检测VR模块是否出现异常，当排序电路检测到VR模块的实际电压值异常时，将故障信息发送给BMC，同时向CPLD发出异常触发信号；所述CPLD接收到所述异常触发信号，停用出现故障的VR模块；所述BMC接收到故障信息后，首先定位发生故障的VR模块的位置，进而选择启动备用VR模块或者是重启服务器。
4.根据权利要求3所述的一种排序系统，其特征在于，所述异常触发信号为高电平的异常报警信号ALERTB；
当排序电路检测到VR模块的实际电压值正常时，异常报警信号ALERTB变为低电平，不触发CPLD；
当排序电路检测到VR模块的实际电压值异常时，异常报警信号ALERTB变为高电平，触发CPLD控制停用出现故障的VR模块。
5.根据权利要求3所述的一种排序系统，其特征在于，所述BMC接收到故障信息后，首先定位发生故障的VR模块的位置，如果为关键VR模块，则BMC通知CPLD禁用出现故障的VR模块，启用备用VR模块；所述关键VR模块包括为内存、CPLD控制芯片供电的VR模块；
如果为非关键VR模块，BMC首先判断是否有备用VR模块，如果有备用VR模块，则启用备用VR模块；如果没有备用VR模块，则通过判断损坏的功能，禁用出现故障的VR模块，同时启动或者停止服务器；所述非关键VR模块包括为接口供电的VR模块。
6.根据权利要求3所述的一种排序系统，其特征在于，所述排序电路还通过控制风机为若干VR模块散热。
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