CN110582942A - 利用分布式crc极化码的提前终止 - Google Patents

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Abstract

一种用于对控制信息比特序列进行编码的方法，包括：基于控制信息比特序列来生成检错比特序列；基于控制信息比特序列来生成纠错比特序列；以及在控制信息比特序列之间分布检错比特序列和纠错比特序列，以形成组合比特序列，从而遵循分布的组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行。

Description

利用分布式CRC极化码的提前终止
背景技术
因为与其他候选编码方案相比，极化码具有优势，所以选择极化码用于5G eMBB(增强型移动宽带)控制信道，极化码也可以用于mMTC(大规模机器类型通信)。例如，极化码保证了较低的复杂度，同时实现了接近性能的容量水平。
出于帮助极化解码的目的，已提出了具有J'个比特的CRC构造机制，其中0＜＝J'＜＝Jmax，针对Jmax，例如在8的范围内(不排除其他值)。该机制不排除使用J个比特以用于帮助解码，并且任何PC冻结比特被视为在J'个比特之中。
以下是示例：
J个比特CRC+J'个比特CRC+基本极化；
J个比特CRC+J'个比特分布式CRC+基本极化；
J个比特CRC+J'个奇偶校验比特+基本极化；(奇偶校验极化)；
J个比特CRC+J'个哈希序列+基本极化；
(J+J')个比特CRC+基本极化。
在上述提议中，存在用于检错的J CRC比特，以及被用于纠错目的的J'个(附加)比特(其可以是CRC、奇偶校验或哈希比特)。可以将J'个纠错比特放置在非冻结或冻结比特的位置中，使得只要有信息比特和相关联的CRC/奇偶校验或哈希比特是可用的，就可以进行剪枝。在R1-1703497“极化设计的CRC分布的细节(Details of CRC distribution ofPolar design)”,Nokia,Alcatel-Lucent Shanghai Bell in in 3GPP TSG RAN WG1Meeting#88,Athens,Greece,February 2017中，提出了通过分布信息和CRC比特使得允许CRC校验发生比通常的发生早得多，来进行剪枝的分布式方法。这允许解码的提前终止。
通常，因为提前终止可以减少盲解码的能耗并减少恢复的时延，提前终止很有用。然而，在未通过CRC或奇偶校验比特时(对于信息比特的经解码的部分)接收器丢弃传输的情况下，依赖于单个CRC或奇偶校验比特来终止解码过程可能导致更高的未命中检测。
发明内容
在此，提供了用于对控制信息比特序列进行编码的方法，方法包括：基于控制信息比特序列来生成检错比特序列；基于控制信息比特序列来生成纠错比特序列；以及在控制信息比特序列之间分布检错比特序列和纠错比特序列，以形成组合比特序列，从而遵循分布的组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行。
方法可以进一步包括对组合比特序列进行极化编码。
在控制信息比特序列之间分布检错比特的集合和纠错比特的集合可以进一步包括：确定第一分布模式，第一分布模式用以形成包括检错比特序列和控制信息比特序列的第一组合比特序列；将第一分布模式应用于检错比特序列和控制信息比特序列，来生成第一组合比特序列。
基于控制信息比特序列来生成检错比特序列、并且将第一分布模式应用于检错比特序列和控制信息比特序列来生成第一组合比特序列可以包括：将检错发生器应用于控制信息比特序列，其中检错发生器可以进一步被配置为：对第一组合比特序列进行布置，使得该组合比特序列支持用以执行提前终止的能力。
检错发生器可以包括发生器的校验部分的上三角结构，使得检错发生器可以被配置为对第一组合比特序列进行布置，使得第一组合比特序列支持用以执行提前终止的能力。
基于控制信息比特序列来生成纠错比特序列可以包括：根据包括控制信息比特和检错比特的第一组合比特序列来生成纠错比特。
在控制信息比特序列之间分布检错比特序列和纠错比特序列可以进一步包括：确定第二分布模式，第二分布模式用以形成包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列；以及将第二分布模式应用于第一组合比特序列和纠错比特序列，来生成组合比特序列。
基于控制信息比特序列来生成纠错比特序列并且将第二分布模式应用于检错比特序列和控制信息比特序列来生成组合比特序列可以包括：将纠错发生器应用于第一组合比特序列，其中纠错发生器可以进一步被配置为对组合比特序列进行布置，使得组合比特序列支持用以执行提前终止的能力。
纠错发生器可以包括发生器的校验部分的上三角结构，使得纠错发生器可以被配置为对组合比特序列进行布置，使得组合比特序列支持用以执行提前终止的能力。
基于控制信息比特序列来生成纠错比特序列可以包括以下中的至少一项：基于控制信息比特序列和检错比特序列来生成纠错比特序列；仅基于控制信息比特序列来生成纠错比特序列；以及基于控制信息比特序列的一部分以及检错比特的一部分来生成纠错比特序列。
根据第二方面，提供了用于对包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列进行解码，从而序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的方法，该方法包括：对组合序列进行解码以使得第一纠错校验能够被执行，解码生成第一纠错校验比特和相关联的信息比特；基于第一纠错校验比特和相关联的信息比特，来执行第一纠错校验；当未通过第一纠错校验时，基于第一检错校验比特来执行检错校验；当通过检错校验时，进一步进行解码直到下一纠错校验比特或检错校验比特被解码；以及基于经解码的下一纠错校验比特或检错校验比特，执行进一步的纠错校验或检错校验。
该方法可以进一步包括当未通过检错校验时终止解码。
该方法可以进一步包括在未通过进一步的纠错或检错校验时终止解码。
该方法可以进一步包括当通过第一纠错校验时，执行进一步解码。
方法可以进一步包括当通过进一步的纠错校验或检错校验时，执行进一步解码。
检错比特可以是循环冗余校验比特。
纠错比特可以包括：循环冗余校验比特、奇偶校验比特以及哈希比特。
根据第三方面，还提供了用于对控制信息比特序列进行编码的装置，该装置包括：处理器和包括计算机程序代码的存储器，其中存储器和计算机程序代码被配置为与处理器一起使该装置：基于控制信息比特序列来生成检错比特序列；基于控制信息比特序列来生成纠错比特序列；以及在控制信息比特序列之间分布检错比特序列和纠错比特序列，以形成组合比特序列，从而遵循分布的组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行。
该装置可以进一步被使得对组合比特序列进行极化编码。
被使得在控制信息比特序列之间分布检错比特的集合和纠错比特的集合的该装置可以进一步被使得：确定第一分布模式，第一分布模式用以形成包括检错比特序列和控制信息比特序列的第一组合比特序列；将第一分布模式应用于检错比特序列和控制信息比特序列来生成第一组合比特序列。
被使得基于控制信息比特序列来生成检错比特序列并且将第一分布模式应用于检错比特序列和控制信息比特序列来生成第一组合比特序列的该装置可以被使得：将检错发生器应用于控制信息比特序列，其中检错发生器可以进一步被配置为对第一组合比特序列进行布置，使得第一组合比特序列支持用以执行提前终止的能力。
检错发生器可以包括发生器的校验部分的上三角结构，使得检错发生器可以被配置为对第一组合比特序列进行布置，使得第一组合比特序列支持用以执行提前终止的能力。
被使得基于控制信息比特序列来生成纠错比特序列的该装置可以被使得：从包括控制信息比特和检错比特的第一组合比特序列，生成纠错比特。
被使得在控制信息比特序列之间分布检错比特序列和纠错比特序列的该装置可以被使得：确定第二分布模式，第二分布模式用以形成包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列；以及将第二分布模式应用于第一组合比特序列和纠错比特序列来生成组合比特序列。
被使得基于控制信息比特序列来生成纠错比特序列并且将第二分布模式应用于检错比特序列和控制信息比特序列来生成组合比特序列的装置可以被使得：将纠错发生器应用于第一组合比特序列，其中纠错发生器可以进一步被配置为对组合比特序列进行布置，使得组合比特序列支持用以执行提前终止的能力。
纠错发生器可以包括发生器的校验部分的上三角结构，使得纠错发生器可以被配置为对组合比特序列进行布置，使得其支持用以执行提前终止的能力。
被使得基于控制信息比特序列来生成纠错比特序列的装置可以被使得执行以下中的一项：基于控制信息比特序列和检错比特序列来生成纠错比特序列；仅基于控制信息比特序列来生成纠错比特序列；以及基于控制信息比特序列的一部分和检错比特的一部分来生成纠错比特序列。
根据第四方面，还提供了用于对包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列进行解码，从而序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的装置，该装置包括：处理器和包括计算机程序代码的存储器，其中存储器和计算机程序代码被配置为与处理器一起使该装置：对组合序列进行解码，以支持第一纠错校验被执行，解码生成第一纠错校验比特和相关联的信息比特；基于第一纠错校验比特和相关联的信息比特，执行第一纠错校验；当未通过第一纠错校验时，基于第一检错校验比特来执行检错校验；当通过检错校验时，进一步解码直到下一纠错或检错校验比特被解码；以及基于经解码的下一纠错或检错校验比特来进一步执行纠错或检错校验。
当未通过检错校验时，该装置可以进一步被使得终止解码。
当未通过进一步的纠错校验或检错校验时，该装置可以进一步被使得终止解码。
当通过第一纠错校验时，该装置可以进一步被使得执行进一步解码。
当通过进一步的纠错或检错校验时，该装置可以进一步被使得执行进一步的解码。
检错比特可以是循环冗余校验比特。
纠错比特可以包括：循环冗余校验比特、奇偶校验比特以及哈希比特。
根据第五方面，还提供了用于对控制信息比特序列进行编码的装置，该装置包括：用于基于控制信息比特序列来生成检错比特序列的部件；用于基于控制信息比特序列来生成纠错比特序列的部件；以及用于在控制信息比特序列之间分布检错比特序列和纠错比特序列来形成组合比特序列，使得遵循分布的组合比特序列的比特顺序支持检错校验将在第一纠错校验比特之前或之后被执行的部件。
该装置可以进一步包括用于对组合比特序列进行极化编码的部件。
用于在控制信息比特序列之间分布检错比特的集合和纠错比特的集合的装置可以进一步包括：用于确定第一分布模式的部件，该第一分布模式用以形成包括检错比特序列和控制信息比特序列的第一组合比特序列；用于将第一分布模式应用于检错比特序列和控制信息比特序列来生成第一组合比特序列的部件。
用于基于控制信息比特序列来生成检错比特序列的部件以及用于将第一分布模式应用于检错比特序列和控制信息比特序列来生成第一组合比特序列的部件可以包括：用于将检错发生器应用于控制信息比特序列的部件，其中检错发生器可以进一步被配置为对第一组合比特序列进行布置，使得组合比特序列支持执行提前终止的部件。
检错发生器可以包括发生器的校验部分的上三角结构，使得检错发生器可以被配置为对第一组合比特序列进行布置，使得其支持用以执行提前终止的能力。
用于基于控制信息比特序列来生成纠错比特序列的部件可以包括：用于从包括控制信息比特和检错比特的第一组合比特序列来生成纠错比特的部件。
用于在控制信息比特序列之间分布检错比特序列和纠错比特序列的部件还可以包括：用于确定第二分布模式来形成组合比特序列，该组合比特序列包括检错比特序列、纠错比特序列和控制信息比特序列，并且将第二分布模式应用于第一组合比特序列和纠错比特序列来生成组合比特序列的部件。
用于基于控制信息比特序列来生成纠错比特序列的部件以及用于将第二分布模式应用于检错比特序列和控制信息比特序列来生成组合比特序列的部件可以包括：用于将纠错发生器应用于第一组合比特序列的部件，其中纠错发生器可以进一步被配置为对组合比特序列进行布置，使得其支持用以执行提前终止。
纠错发生器可以包括发生器的校验部分的上三角结构，使得纠错发生器可以被配置为对组合比特序列进行布置，使得其支持用以执行提前终止。
用于基于控制信息比特序列来生成纠错比特序列的部件可以包括以下中的一项：用于基于控制信息比特序列和纠错比特来生成纠错比特序列的部件；用于仅基于控制信息比特序列来生成纠错比特序列的部件；以及用于基于控制信息比特序列的一部分和检错比特的一部分来生成纠错比特序列的部件。
根据第六方面，提供了用于对组合比特序列进行解码，使得序列的比特顺序支持检错校验将在第一纠错校验比特之前或之后被执行的装置，该组合比特序列包括检错比特序列、纠错比特序列和控制信息比特序列的，该装置包括：用于对组合序列进行解码，以支持第一纠错校验被执行的部件，解码生成第一纠错校验比特和相关联的信息比特；用于基于第一纠错校验比特和相关联的信息比特来执行第一纠错校验的部件；用于当未通过第一纠错校验时，基于第一检错校验比特来执行检错校验的部件；用于当通过检错校验时，进一步进行解码直到下一纠错或检错校验比特被解码的部件；以及用于基于经解码的下一纠错或检错校验比特来执行进一步的纠错或检错校验的部件。
该装置可以进一步包括用于在未通过检错校验时终止解码的部件。
该装置可以进一步包括用于在未通过进一步的纠错或检错校验时终止解码的部件。
该装置可以进一步包括用于在通过第一纠错校验时执行进一步解码的部件。
该装置可以进一步包括用于在通过进一步的纠错或检错校验时执行进一步解码的部件。
检错比特可以是循环冗余校验比特。
纠错比特可以包括：循环冗余校验比特、奇偶校验比特和哈希比特。
因此，还提供了包括程序代码部件的计算机程序产品，程序代码装置在被加载到计算机中时控制计算机来执行本文所述的方法。
附图说明
下面仅通过示例的方式，参考附图来详细描述根据本发明实施例的技术的示例，其中：
图1图示了可以在其中实现本发明的实施例的环境的一个示例；
图2图示了在图1的UE处使用的装置的一个示例；
图3图示了在图1的eNB处使用的装置的一个示例；
图4图示了根据一些实施例的用于在图1至图3的UE和eNB中使用的示例编码器；
图5是根据一些实施例的如图4所示的编码器的操作的流程图。
图6图示了根据一些实施例的用于在图1至图3的UE和eNB中使用的示例解码器；以及
图7是根据一些实施例的如图6所示的编码器的操作的流程图。
具体实施方式
下面仅通过示例的方式来详细描述根据本发明实施例的技术。
如更详细讨论的概念提出了用于利用旨在针对纠错和检错的CRC比特来支持提前终止的新方法。
在一些实施例中，还可以关于奇偶校验或哈希比特来使用本文公开的分布，其中奇偶校验或哈希比特以这样的方式被分布：使得它们可以与信息比特一起进行解码并且被用于支持提前终止。
图1示意性地示出了位于由无线网络基础设施节点(在下面通常被称为基站(BS))操作的小区的覆盖区域内的四个用户装置(UE)(例如，诸如智能电话等的高复杂性装置、诸如机器类型通信(MTC)装置的低复杂性装置或任何其他类型的无线通信装置)8的示例。图1仅示出了少量基站，但是无线电接入网络通常包括大量基站，每个基站各自操作一个或多个小区。
无线电接入网络的每个BS 2通常被连接到一个或多个核心网络实体和/或移动管理实体等，但为了简洁，从图1中省略这些其他实体。
图2示出了针对每个UE 8的装置的示例的示意图。UE 8可以被用于各种任务(例如，拨打和接听电话呼叫、从数据网络接收数据和向数据网络发送数据以及例如体验多媒体或其他内容)。UE 8可以是至少能够既从BS 2进行的无线电传输中恢复数据/信息，又使得BS 2能够从其进行数据/信息恢复的无线电传输的任何设备。用户设备(UE)8的非限制性示例包括智能手机、平板电脑、个人计算机以及不具有任何用户接口的设备(例如，被设计用于机器类型通信(MTC)的设备)。
参考图2，根据被存储在存储器32处的程序代码进行操作的基带处理器34经由射频(RF)前端36和天线38来控制无线电信号的生成和传输。RF前端36可以包括模拟收发器、滤波器、双工器和天线开关。而且，天线38、RF前端36和基带处理器34的组合从(从例如BS 2到达UE 8的)无线电信号恢复数据/信息的。UE 8还可以包括应用程序处理器(未示出)，应用程序处理器生成用于经由无线电信号传输的用户数据，并对由基带处理器34从无线电信号恢复的并被存储在存储器32处的用户数据进行处理。
应用程序处理器和基带处理器34可以被实现为单独的芯片或被组合成单个芯片。存储器32可以被实现为一个或多个芯片。存储器32可以包括只读存储器和随机存取存储器。可以在一个或多个电路板上提供以上元件。
UE可以包括图2中未示出的附加的其他元件。例如，UE 8可以包括用户接口，诸如键盘、语音命令识别装置、触摸屏或触摸板、其组合等，用户可以经由该用户接口来控制UE8的操作。UE8还可以包括显示器、扬声器和麦克风。此外，UE 8可以包括到其他设备和/或用于将外部附件(例如，免提装置)连接到其上的适当的连接器(有线或无线)。
图3示出了用于在图1的BS 2处使用的装置的示例。根据被存储在存储器22处的程序代码进行操作的基带处理器20(a)经由RF前端24和天线26的组合来控制无线电信号的生成和传输；(b)从无线电传输(从例如UE 8到达BS)恢复控制信息/数据。RF前端可以包括模拟收发器、滤波器、双工器和天线开关。处理器20和存储器22均可以被实现为一个或多个芯片。存储器22可以包括只读存储器和随机存取存储器两者。可以在一个或多个电路板上提供以上元件。装置还包括用于向/从一个或多个其他实体(例如诸如核心网络实体、移动管理实体)和相同接入网络中的其他基站传递数据的接口28。
应当理解，上述图2和图3中的每一个中所示的装置可以包括不与下文描述的本发明的实施例直接有关的其他元件。
关于图4，示出了两级J和J'CRC附接装置的示例。
控制信息或控制有效载荷的信息比特(K个比特)被传递到检错器401，检错器401被配置为利用被用于检测目的的CRC J个比特对控制信息进行编码。经编码的比特(K+J个比特)然后被传递到纠错器402，纠错器402被配置为利用CRC J'个比特对K+J个比特进行编码，以用于纠错目的。经编码的比特(K+J+J'个比特)然后被传递到极化编码器403。极化编码器403可以被配置为接收已知的冻结比特并进一步被配置为在编码之前将经编码的比特映射到极化码字的最可靠位置。极化编码器403的输出然后被传递到速率匹配器404，速率匹配器404被配置为将极化编码器403的输出与合适的输出二进制信道进行速率匹配。
在检错器401和纠错器402中执行的CRC分布主要通过观察CRC多项式的生成矩器阵而被获得。特定的CRC比特仅与信息比特的子集(而不是全部)相关。在解码器中对极化码进行连续解码时，如果所有相关信息比特在一些解码阶段被解码，则CRC比特的错误校验是可能的。
对于常规的基于连续消除列表(SCL)的解码，在每个解码阶段，最多保留L个分支。因此，如果所有这些L个分支无法进行可用CRC比特的CRC校验，则码字中(无论是信息比特中还是CRC比特中)肯定存在一些错误。在正常的CRC分布中，不可能对此进行校正，并且解码应被终止。
这被称为提前终止，并且可能有助于降低解码功率并减少解码计算。然而，信息比特可能是正确的，而CRC比特是错误的。在这样的情况下，提前终止可能会导致未命中检测，并要求发射器器传输相同的控制消息，并且因此增加总体时延。
本文示出了具有8个CRC比特(具有CRC多项式[110011011])的11个信息比特的CRC分布的示例。对应的生成器矩阵G如下所示(其中，每行右边的8个比特是与它们前面的11个信息比特相关联的CRC比特)。
通过列和行交换，G1的CRC校验部分可以转换为以下格式，其中相关的比特索引被指示。
该矩阵示出了，从索引值为[111095]的信息比特来计算第一CRC比特，利用索引值为[9 5 1 6]的信息比特来计算第二CRC比特，依此类推。
在解码器内，当这些对应的信息比特以及CRC比特本身被解码时，CRC比特将可用于CRC校验。因此，信息比特内的CRC比特的分布可以以这样的顺序被选择，其中CRC比特遵循被用于生成CRC比特的所定义的信息比特组合。
在这种情况下，信息比特和CRC比特可以如下被分布。
[11 10 9 5 CRC1 1 6 CRC2 7 2 CRC3 3 CRC4 4 CRC5 8 CRC6 CRC7 CRC8]
其中CRCx，其中x＝1到8是CRC比特索引，且X是信息比特索引。
如图4所示，可以类似地对两个CRC多项式进行分布，其中J′个被用于纠错(剪枝)并且J比特CRC被用于检错。因此，即使在将完整的信息块解码后需要进行检错，这些检错CRC比特也可以被用于改进提前终止的可靠性。以下过程对于获得CRC辅助SCL解码的更高可靠性和改进的纠错是有用的。
关于图5，相对于图4所示的装置描述了示例CRC生成、分布和映射过程。
在一些实施例中，检错器401使用J比特多项式从信息比特B＝[b1 b2 b3 b4 b5b6...bK-1 bK]生成J CRC比特(如图5所示的步骤501)。
检错器401还可以标识用以将B和J映射到输出E＝[e1 e2...eK-1 eK...eK+J-1 eK+J]的分布模式，其中利用J CRC生成器矩阵来使用行/交换，以确保在校验部分中具有上三角结构(如图5所示的步骤503)。行/交换的目的是对比特索引排序，并以使得其能够执行提前终止的方式来布置CRC比特。可以在具有或不具有上三角结构的一些实施例中实现CRC生成。行/交换因此不会改变CRC比特的值，而是将CRC比特重新排序(因为我们通常使用传统的CRC生成方法，所以这是实践中最可能的情况)。
检错器401还可以将置换应用于K信息比特和JCRC比特来生成F＝[f1 f2..fK+J-1fK+J](如图5所示的步骤505)。
纠错器402然后可以将J'比特的CRC多项式应用于所有比特，以生成J'纠错CRC比特(图5中所示的步骤507)。在一些实施例中，仅将多项式应用于信息比特。在一些实施例中，将多项式应用于包括信息比特和CRC比特两者的完整块的一部分。
纠错器402还可以被配置为标识用以将F和J'映射到输出H＝[h1 h2 h3 h4 h5h6....hK+J+J′-1 hK+J+J′]的分布模式，其中利用J'个CRC生成器矩阵来使用行/交换，以确保在校验部分中具有上三角结构(如图5中所示的步骤509)。
纠错器402可以进一步被配置为确定置换模式，以以下的这种方式来从E＝[e1 e2e3......eK+J-1 eK+J]的所分布比特获得F＝[f1 f2 f3...fK+J-1 fK+J]，使得在J'CRC多项式的第一CRC比特校验之前或之后，H＝[h1 h2 h3 h4 h5 h6....hK+J+J′-1 hK+J+J′]包含来自J CRC多项式的附加CRC校验(如图5中所示的步骤511)。
关于图6，示出了一个示例解码器。解码器包括连续消除列表(SCL)解码器601，该SCL解码器601被配置为通过对极化编码应用取逆(inverse)、基于对信道输出的解码来输出比特。然而，在一些实施例中，解码器可以是使用用于剪枝的CRC或奇偶校验比特的任何合适的极化解码器变型。
解码器还包括CRC比特校验器603，CRC比特校验器603被配置为应用CRC校验来确定经解码的数据中的错误，并且基于校验来控制连续消除解码器601。
图7示出了示例流程图，该示例流程图示出如图6所示的解码器的操作。
J'CRC比特可以被用于剪枝，并且只要信息比特和相关联的CRC比特可用，就可以执行。
解码器和连续消除解码器可以被配置为继续解码过程。经解码的比特可以被传递到CRC比特校验器603，其中一旦J'CRC比特和信息比特是可用的，就执行第一J'CRC比特校验(换言之，解码器在端部处使用J CRC比特来检测经解码的信息块的错误)(如图7所示的步骤701)。
如果了第一CRC校验被通过，则解码继续(如图7所示的步骤703)。
如果未通过第一CRC，则解码器停止对来自J'CRC多项式的CRC的校验(如图7所示的步骤705)。
然后，解码器还被配置为对来自J CRC多项式的CRC比特进行校验。在大多数情况下，这些CRC比特中的一些CRC比特在第一J'CRC比特之前被解码。对那些CRC比特进行校验来查看CRC通过/未通过(如图7中所示的步骤707)。
如果在J CRC多项式中的CRC校验未通过，则可以终止解码(如图7所示的步骤709)。
如果在J CRC多项式中的CRC校验被通过，则利用路径度量继续进行连续消除(SCL)解码(但丢弃J'CRC测试)，直到对下一CRC比特(来自J或J')进行解码，然后对该比特执行进一步的校验(如图7的步骤711所示的)。
如果“进一步”的CRC校验未通过，则可以终止解码(诸如图7的步骤713所示)。
如果“进一步”的CRC被通过，则解码器可以继续正常的解码过程(并且在可用时再次执行J'CRC比特校验(如流程图所示，返回到步骤701))。因此，当被调度利用第二或更晚的CRC校验发生提前终止时，可以使用相同的过程。
尽管上面的示例示出了CRC校验过程，但是它也可以用于奇偶校验极化码，其中CRC被用于检错目的。因此，即使使用CRC主要用于检错，但是这些CRC比特也将为纠错提供附加的可靠性。
以下考虑具有16信息比特的详细示例，用于检错的具有CRC多项式的16个CRC比特[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]，用于纠错的具有多项式的4个CRC比特[1 0 1 01]。
16比特和4比特CRC的对应生成矩阵(仅校验部分)被表示为G1和G2。为了标识分布，下面仅示出了行/列交换版本(仅校验部分)。
根据G2，对[f1 f2 f3 .. fK+J-1 fK+J]被分布以获得[h1 h2 h3 .... hK+J+J′-1hK+J+J′]。极化编码之前的比特布置可以如下。数字表示[f1 f2 f3 .. fK+J-1 fK+J]的比特索引，
[1 31 3 27 25 21 7 19 9 15 13 C1 32 2 14 10 16 28 4 8 20 26 22 C2 2311 5 29 17 C3 18 6 30 24 12 C4]，
其中Ci(i＝1、2、3、4)是用于纠错的CRC比特。根据G1，来自
[b1 b2 b3 b4 b5 b6 ... bK-1bK]的比特索引被分布以获得如下的[e1 e2 ... eK+J-1eK+J]：
[13 9 6 5 D1 14 10 7 D2 8 15 11 D3 4 12 1 D4 2 D5 D6 D7 3 D8 D9 D10D11 D12 D13 16 D14 D15 D16]，
其中Di(i＝1、2、...、16)是被用于检错的CRC比特。
在映射阶段内，[e1 e2 ... eK+J-1 eK+J]到[f1 f2 f3 .. fK+J-1 fK+J]被用于借助J′CRC多项式和J CRC多项式来促进提前终止，因此，示例映射可以如下，
[13 D3 6 2 D10 16 10 D5 D2 12 D9 D16 15 4 8 1 D12 D13 7 D6 14 3 D8D15 D1 D7 5 D4 D11 D14 9 11]，
最后，信息比特和CRC比特将表示如下(注意，比特索引指代来自[b1 b2 b3 b4 b5b6 ... bK-1 bK].的实际比特索引)。
[13 9 6 5 D1 14 10 7 D2 8 15 C1 11 D3 4 12 1 D4 2 D5 D6 D7 3 C2 D8 D9D10 D11 D12 C3 D13 16 D14 D15 D16 C4]，
显然，当解码器正在使用C1比特以用于修剪路径时，D1、D2比特已与其相关信息比特一起被解码。因此，在C1故障的情况下，D1和D2然后是D3将有助于标识经解码的比特是否有错误。这将促进以较低的未命中检测概率来提前终止。
当适当适配的计算机程序代码产品被加载到计算机时，可以被用于实现实施例。用于提供操作的程序代码产品可以被存储在诸如载体盘、卡或带的载体介质上，并借助于载体介质来提供。一个可能性是经由数据网络来下载程序代码产品。可以利用服务器中的适当软件来提供实现。
可以在诸如集成电路模块的各种组件中实践本发明的实施例。集成电路的设计总体上是高度自动化的过程。复杂而功能强大的软件工具可用于将逻辑级设计转换为准备在半导体衬底上蚀刻和形成的半导体电路设计。
程序(例如，由加利福尼亚州山景城的Synopsys公司和加利福尼亚州圣何塞的Cadence Design提供的程序)可以使用完善的设计规则以及预先存储的设计模块库来自动对导体进行布线并在半导体芯片上定位组件。一旦完成了半导体电路的设计，就可以将标准化电子格式(例如，Opus、GDSII等)的所得设计传送到半导体制造设施进行制造。
除了上面明确提到的修改之外，对于本领域技术人员显而易见的是，可以在本发明的范围内对所描述的实施例进行各种其他修改。

Claims (19)

1.一种用于对控制信息比特序列进行编码的方法，包括：
基于所述控制信息比特序列来生成检错比特序列；
基于所述控制信息比特序列来生成纠错比特序列；以及
在所述控制信息比特序列之间分布所述检错比特序列和所述纠错比特序列，以形成组合比特序列，从而遵循所述分布的所述组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行。
2.根据权利要求1所述的方法，还包括：对所述组合比特序列进行极化编码。
3.根据权利要求1和2中的任一项所述的方法，其中在所述控制信息比特序列之间分布所述检错比特集合和所述纠错比特集合进一步包括：
确定第一分布模式，以形成包括所述检错比特序列和所述控制信息比特序列的第一组合比特序列；
将所述第一分布模式应用于所述检错比特序列和所述控制信息比特序列，来生成所述第一组合比特序列。
4.根据权利要求3所述的方法，其中基于所述控制信息比特序列来生成检错比特序列、并且将所述第一分布模式应用于所述检错比特序列和所述控制信息比特序列来生成所述第一组合比特序列包括：将检错发生器应用于所述控制信息比特序列，其中所述检错发生器进一步被配置为：对所述第一组合比特序列进行布置，使得所述组合比特序列支持用以执行提前终止的能力。
5.根据权利要求3和4中的任一项所述的方法，其中基于所述控制信息比特序列来生成纠错比特序列包括：从包括控制信息比特和检错比特的所述第一组合比特序列来生成所述纠错比特。
6.根据权利要求3至5中的任一项所述的方法，其中在所述控制信息比特序列之间分布所述检错比特序列和所述纠错比特序列进一步包括：
确定第二分布模式，所述第二分布模式用以形成包括所述检错比特序列、所述纠错比特序列和所述控制信息比特序列的所述组合比特序列；以及
将所述第二分布模式应用于所述第一组合比特序列和所述纠错比特序列，来生成所述组合比特序列。
7.根据权利要求6所述的方法，其中基于所述控制信息比特序列来生成所述纠错比特序列、并且将所述第二分布模式应用于所述检错比特序列和所述控制信息比特序列来生成所述组合比特序列包括：将纠错发生器应用于所述第一组合比特序列，其中所述纠错发生器进一步被配置为：对所述组合比特序列进行布置，使得所述组合比特序列支持用以执行提前终止的能力。
8.根据权利要求1至7中的任一项所述的方法，其中基于所述控制信息比特序列来生成纠错比特序列包括以下中的一项：
基于所述控制信息比特序列和所述检错比特，来生成所述纠错比特序列；
仅基于所述控制信息比特序列来生成所述纠错比特序列；以及
基于所述控制信息比特序列的一部分和所述检错比特的一部分，来生成所述纠错比特序列。
9.一种用于对包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列进行解码，从而所述序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的方法，所述方法包括：
对所述组合序列进行解码以使得第一纠错校验能够被执行，所述解码生成第一纠错校验比特和相关联的信息比特；
基于所述第一纠错校验比特和所述相关联的信息比特，来执行第一纠错校验；
当未通过所述第一纠错校验时，基于第一检错校验比特来执行检错校验；
当通过所述检错校验时，进一步进行解码直到下一纠错校验比特或检错校验比特被解码；以及
基于经解码的所述下一纠错校验比特或检错校验比特，执行进一步的纠错校验或检错校验。
10.根据权利要求9所述的方法，还包括：当未通过所述检错校验时终止解码。
11.根据权利要求9和10中的任一项所述的方法，还包括：当未通过所述进一步的纠错校验或检错校验时终止解码。
12.根据权利要求9至11中的任一项所述的方法，还包括：当通过所述第一纠错校验时，执行进一步的解码。
13.根据权利要求9至12中的任一项所述的方法，还包括：当通过所述进一步的纠错校验或检错校验时，执行进一步的解码。
14.根据权利要求1至13中的任一项所述的方法，其中所述检错比特是循环冗余校验比特。
15.根据权利要求1至14中的任一项所述的方法，其中所述纠错比特包括：
循环冗余校验比特；
奇偶校验比特；以及
哈希比特。
16.一种用于对控制信息比特序列进行编码的装置，所述装置包括：处理器和包括计算机程序代码的存储器，其中所述存储器和所述计算机程序代码被配置为，与所述处理器一起使所述装置：
基于所述控制信息比特序列来生成检错比特序列；
基于所述控制信息比特序列来生成纠错比特序列；以及
在所述控制信息比特序列之间分布所述检错比特序列和所述纠错比特序列，以形成组合比特序列，从而遵循所述分布的所述组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行。
17.一种用于对包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列进行解码，从而所述序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的装置，所述装置包括：处理器和包括计算机程序代码的存储器，其中所述存储器和所述计算机程序代码被配置为，与所述处理器一起使所述装置：
对所述组合序列进行解码以使得第一纠错校验能够被执行，所述解码生成第一纠错校验比特和相关联的信息比特；
基于所述第一纠错校验比特和所述相关联的信息比特，来执行第一纠错校验；
当未通过所述第一纠错校验时，基于第一检错校验比特来执行检错校验；
当通过所述检错校验时，进一步进行解码直到下一纠错校验比特或检错校验比特被解码；以及
基于经解码的所述下一纠错校验比特或检错校验比特，来执行进一步的纠错校验或检错校验。
18.一种用于对控制信息比特序列进行编码的装置，所述装置包括：
用于基于所述控制信息比特序列来生成检错比特序列的部件；
用于基于所述控制信息比特序列来生成纠错比特序列的部件；以及
用于在所述控制信息比特序列之间分布所述检错比特序列和所述纠错比特序列来形成组合比特序列，从而遵循所述分布的所述组合比特序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的部件。
19.一种用于对包括检错比特序列、纠错比特序列和控制信息比特序列的组合比特序列进行解码，从而所述序列的比特顺序使得检错校验能够在第一纠错校验比特之前或之后被执行的装置，所述装置包括：
用于对所述组合序列进行解码以使得第一纠错校验能够被执行的部件，所述解码生成第一纠错校验比特和相关联的信息比特；
用于基于所述第一纠错校验比特和所述相关联的信息比特来执行第一纠错校验的部件；
用于当未通过所述第一纠错校验时，基于第一检错校验比特来执行检错校验的部件；
用于当通过所述检错校验时，进一步进行解码直到下一纠错校验比特或检错校验比特被解码的部件；以及
用于基于经解码的所述下一纠错校验比特或检错校验比特来执行进一步的纠错校验或检错校验的部件。
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