CN110572237A - 一种信号发送及中继方法和相关设备 - Google Patents

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Abstract

本申请实施例提供一种信号发送及中继方法和相关设备，该方法包括：发送端设备对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；所述发送端设备将所述N个通道的FEC数据流发送给中继设备。在本申请实施例中，发送端设备发送FEC数据流给中继设备，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，发送端设备发送给中继设备的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少数据传输过程中的延迟，降低中继设备的功耗。

Description

一种信号发送及中继方法和相关设备
技术领域
本申请涉及通信技术领域，特别涉及一种信号发送及中继方法和相关设备。
背景技术
随着高速通信链路速率的不断上升，信道的各种损伤效应逐渐加强，导致信噪比下降。为了改善低信噪比条件下的误码性能，前向纠错(Forward Error Correction，FEC)技术已逐渐成为高速通信链路实现过程中的必选技术。FEC在补偿信道损伤带来的信噪比(Signal-Noise Ratio，SNR)损失的同时，会引入很大的解码延迟。对于一些延迟敏感的应用产生很大的影响。尤其是存在(Clock and Data Recovery，CDR)中继的链路中，每增加一级中继则需要进行一次FEC解码，增加一次解码延迟。
现有技术中，FEC的解码中继方案需要在中继设备中进行FEC解码和再编码，因此会在中继设备中引入额外的FEC延迟，同时也会消耗更多的功耗。
发明内容
本申请实施例提供一种信号发送及中继方法和相关设备，可以减少中继设备在传输数据过程中的延迟，降低中继设备的功耗。
第一方面，本申请实施例提供一种信号发送方法，该方法包括：发送端设备对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
所述发送端设备将所述N个通道的FEC数据流发送给中继设备。
在本申请实施例中，发送端设备发送FEC数据流给中继设备，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，发送端设备发送给中继设备的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少数据传输过程中的延迟，降低中继设备的功耗。
在一种可能的设计中，发送端设备可以针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧，从而生成N个数据通道的FEC数据流。
可选的，开销帧的插入间隔可以是预先设置的。例如，将开销帧的插入间隔设置为10，即在每10个FEC数据帧之后插入1个或多个开销帧。
可选的，开销帧插入间隔由预设的频率偏移值、FEC数据帧大小及开销帧大小确定。其中，预设频率偏移值由中继设备的输入和输出两个端口确定。
在一种可能的设计中，上述开销帧用于不同时钟域内FEC数据流的速率匹配，即开销帧在FEC数据流中可以任意插入或删除，不影响FEC数据流中数据信息的传输。示例性地，开销帧可以为同步(Synchronous，SYN)帧，也可以为空闲(idle)帧，还可以为其它具备上述功能的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
第二方面，本申请实施例提供了一种信号中继方法，该方法包括：中继设备接收发送端设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
所述中继设备根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配；
所述中继设备将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。
在本申请实施例中，中继设备接收FEC数据流，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，中继设备接收的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少中继设备数据传输过程中的延迟，降低中继设备的功耗。
在一种可能的设计中，中继设备可以针对N个数据通道中的每一个数据通道，在FEC数据流中插入或删除开销帧来进行速率匹配。例如，中继设备接收端口的时钟为时钟A，发送端口的时钟为时钟B。当时钟A的频率慢于时钟B的频率时，中继设备在FEC数据帧之间插入空闲帧，以补齐速率差，从而完成速率匹配；当时钟A的频率快于时钟B的频率时，中继设备删除FEC数据帧之间的空闲帧，以补齐速率差，从而完成速率匹配。
在一种可能的设计中，上述开销帧用于不同时钟域内FEC数据流的速率匹配，即开销帧在FEC数据流中可以任意插入或删除，不影响FEC数据流中数据信息的传输。示例性地，开销帧可以为同步SYN帧，也可以为空闲(idle)帧，还可以为其它具备上述功能的帧。需要指出的是，开销帧还可以是任意包括特定字段(能够被收发两端的设备识别的字段)的帧，例如可以是包括PRBS31码字中部分字段的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
第三方面，本申请实施例提供了一种信号接收方法，该方法包括：接收端设备接收中继设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
所述接收端设备分别对N个数据通道中的FEC数据流进行解码。
在一种可能的设计中，接收端设备分别检测N个数据通道中的FEC数据流中的开销帧，以检测到开销帧的位置为解码的起始位置。在这种情况下，接收端设备根据是否检测到开销帧来确定FEC数据流解码的起始位置。当未检测到开销帧时，FEC数据流的解码从检测到的第一个FEC数据帧的帧头开始；当检测到开销帧时，FEC数据流的解码从开销帧之后的第一个FEC数据帧的帧头开始。
在一种可能的设计中，上述开销帧用于不同时钟域内FEC数据流的速率匹配，即开销帧在FEC数据流中可以任意插入或删除，不影响FEC数据流中数据信息的传输。示例性地，开销帧可以为同步SYN帧，也可以为空闲(idle)帧，还可以为其它具备上述功能的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
在一种可能的设计中，当N大于或等于2时，在接收端设备分别对N个数据通道中的FEC数据流进行解码之前，所述方法还包括根据FEC数据帧和/或开销帧的校验规则对N个数据通道的数据流进行对齐。
第四方面，本申请实施例提供一种发送端设备，该发送端设备具有实现上述方法中发送端设备行为的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多于一个与上述功能相对应的模块。
第五方面，本申请实施例提供了一种中继设备，该中继设备具有实现上述方法中中继设备行为的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多于一个与上述功能相对应的模块。
第六方面，本申请实施例提供了一种接收端设备，该接收端设备具有实现上述方法中接收端设备行为的功能。所述功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。所述硬件或软件包括一个或多于一个与上述功能相对应的模块。
第七方面，本申请实施例提供了另一种发送端设备，所述发送端设备包括处理器、收发器和存储器。其中，存储器用于存储程序，处理器可以调用存储器存储的程序，以执行本申请第一方面提供的方法。
第八方面，本申请实施例提供了另一种中继设备，所述中继设备包括处理器、收发器和存储器。其中，存储器用于存储程序，处理器可以调用存储器存储的程序，以执行本申请第二方面提供的方法。
第九方面，本申请实施例提供了另一种接收端设备，所述接收端设备包括处理器、收发器和存储器。其中，存储器用于存储程序，处理器可以调用存储器存储的程序，以执行本申请第一方面提供的方法。
第十方面，本申请提供一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述任一方面或任一方面的任意可能的实现方式中的方法。
第十一方面，本申请提供一种计算机程序产品，该计算机程序产品包括计算机程序代码，当该计算机程序代码在计算机上运行时，使得计算机执行上述任一方面或任一方面的任意可能的实现方式中的方法。
第十二方面，本申请还提供一种芯片(或者，芯片系统)，包括存储器和处理器，存储器用于存储计算机程序，处理器用于从存储器中调用并运行该计算机程序，使得安装有该芯片的设备执行上述任一方面或任一方面的任意可能的实现方式中的方法。
第十三方面，本申请实施例提供了一种通信系统，该通信系统包括第四方面提供的发送端设备、第五方面提供的中继设备以及第六方面提供的接收端设备；或者，包括第七方面提供的发送端设备、第八方面提供的中继设备以及第九方面提供的接收端设备。
在本申请实施例提供的技术方案中，发送端设备发送FEC数据流给中继设备，该FEC数据流中包括FEC数据帧和开销帧，中继设备接收FEC数据流，相比现有技术，中继设备接收的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少中继设备数据传输过程中的延迟，降低中继设备的功耗。
附图说明
图1是本申请实施例提供的一种系统架构图；
图2是为本申请实施例提供的一种信号发送方法的交互式流程图；
图3是本申请实施例提供的一种速率匹配过程示意图；
图4为本申请实施例提供的一种解码过程示意图；
图5为本申请实施例提供的一种发送端设备的逻辑结构示意图；
图6为本申请实施例提供的一种中继设备的逻辑结构示意图；
图7为本申请实施例提供的一种接收端设备的逻辑结构示意图；
图8为本申请实施例提供的一种电子设备的硬件结构示意图。
具体实施方式
以下将结合附图对本申请实施例进行详细说明。
在对本申请实施例的技术方案进行描述之前，首先介绍本申请实施例中的几个技术术语。
比特(bit)，二进制数字的简称，是计算机中数据的最小单位。一个比特有一个二进制值，0或1。
前向纠错(Forward Error Correction，FEC)，也可以称为前向纠错码，是增加数据通信可信度的方法。FEC是利用数据进行传输冗余信息的方法，当传输中出现错误，将允许接收器再建数据。
速率匹配(Rate Matching)是指在传输信道上插入或删除特定的比特或比特块，以匹配物理信道的承载能力，信道映射时达到传输格式所要求的比特速率。
图1是本申请实施例提供的一种系统架构图100。如图1所示，该系统包括发送端设备101，中继设备102和接收端设备103。发送端设备101将数据发送给中继设备102，中继设备102对该数据进行处理，并将处理后的数据中继给接收端设备103。在具体实现过程中，上述发送端设备101、中继设备102和接收端设备103可以是路由器、交换机等固定网络设备，也可以是终端设备，其中终端设备也可以称为终端、移动终端(Mobile Terminal)或移动用户设备等，如移动电话(例如“蜂窝”电话)和具有移动终端的计算机，例如，可以是便携式、袖珍式、手持式、计算机内置的或者车载的移动装置，它们与无线接入网交换语言和/或数据，可以经无线接入网与一个或多个核心网进行通信。终端设备还可以通过无线局域网(Wireless Local Area Networks，WLAN)或各代移动通信技术(例如4G(the 4thGeneration)、5G、3G或2G等)进行通信，本申请实施例对此并不限定。
需要指出的是，上述发送端设备101、中继设备102和接收端设备103也可以是具备相应功能的芯片，即发送端设备101可以是具备数据处理和发送等功能的芯片，中继设备102可以是具备中继功能的芯片，接收端设备103可以是具备数据接收和处理等功能的芯片。
可以理解的是，图1为示例性的系统架构图，本申请实施例也可以在其它通信系统中工作，在此不做限定。
图2是本申请实施例提供的一种信号发送方法200的交互式流程图。图2中的发送端设备可以是图1所示系统中的发送端设备101，中继设备可以是图1所示系统中的中继设备102，接收端设备可以是图1所示系统中的接收端设备103。在具体实现过程中，中继设备的数量可以不局限于本实施例和其它实施例的举例，以下不再赘述。
210，发送端设备对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
在本申请实施例中，发送端设备对待发送的数据进行FEC编码后，生成N个数据通道的FEC数据流，N为正整数，即发送端设备发送数据的数据通道可以是一个，也可以是多个。例如，发送端设备的接口上包括一个串行/解串器(Serializer/Deserializer，SerDes)，即只存在一个SerDes链路时，发送端设备发送数据的数据通道为一个；发送端设备的接口上包括多个SerDes，即多个SerDes链路捆绑成一个接口时，发送端设备发送数据的数据通道为多个。需要说明的是，上述接口可以为逻辑接口，在具体实现过程中，该接口可以包括一个或多个物理接口。
发送端设备生成的FEC数据流中包括FEC数据帧和开销帧。其中，发送端设备对待发送的数据进行FEC编码，得到FEC数据帧。示例性地，在具体实现过程中，发送端设备对待发送的数据进行FEC编码后，得到一个或多个FEC码块，再将FEC码块封装成FEC数据帧。需要说明的是，上述开销帧用于不同时钟域内FEC数据流的速率匹配，即开销帧在FEC数据流中可以任意插入或删除，不影响FEC数据流中数据信息的传输。示例性地，开销帧可以为同步SYN帧，也可以为空闲(idle)帧，还可以为其它具备上述功能的帧，例如可以是包括特定字段(能够被收发两端的设备识别的字段)的帧，此处不做限制。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特。在这种情况下，FEC数据帧的FEC码字可以为RS(20,k,m＝8),k＝2,4,6,…,18，或者RS(16,k,m＝10),k＝2,4,6,…,14。在具体实现过程中，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性
在一种可能的设计中，发送端设备可以针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧，从而生成N个数据通道的FEC数据流。
发送端设备可以在生成FEC数据帧时插入开销帧。例如，发送端设备在生成5个FEC数据帧时，生成1个开销帧，即在5个FEC数据帧之后插入1个开销帧。可以理解的是，发送端设备也可以在生成FEC数据帧之后，根据空闲帧插入间隔在FEC数据帧之间插入开销帧，即发送端设备将所有待发送的数据生成FEC数据帧后，再根据空闲帧插入间隔在FEC数据帧之间插入开销帧。需要指出的是，发送端设备每次插入开销帧的数量可以是1个，也可以是多个。当然，发送端设备还可以根据空闲帧插入间隔以其它的方式插入空闲帧，此处不做限制。
可选的，上述开销帧插入间隔可以是预先设置的。在本申请实施例中，发送设备在发送数据前，可以预先设置开销帧的插入间隔。例如，将开销帧的插入间隔设置为10，即在每10个FEC数据帧之后插入1个或多个开销帧。或者，在第一次插入开销帧时其插入间隔为10，第二次插入开销帧时，其插入间隔为20，第三次插入开销帧时，其插入间隔为30，……，即每次插入开销帧时，其插入间隔增加10。可以理解的是，上述关于插入间隔的设置是示例性的，还可以根据链路性能要求以其它方式设置开销帧的插入间隔。
可选的，开销帧插入间隔由预设的频率偏移值、FEC数据帧大小及开销帧大小确定。预设频率偏移值由中继设备的输入(接收)和输出(发送)两个端口确定，例如该两个端口的频率偏移值为100PPM，则预设频率偏移值可以为+/-100PPM。此时，数据流至少需要增加200PPM＝0.02％的开销，基于系统性能的要求，用于速率匹配的开销帧开销不能太大，例如要小于0.2％。可以看出，根据上述频率偏移值的要求，开销帧开销占整个数据流的比例可以在0.02％和0.2％之间。以开销帧的大小为160比特，FEC帧的大小为5440比特为例，为了满足上述数据流的开销要求，开销帧的插入间隔应满足下列条件：0.02％<160/(5440*M)<0.2％，即M为大于或等于15,小于或等于147的整数，例如，此时M可以为16。可以看出，当开销帧的大小、FEC数据帧的大小以及中继设备的输入端口和输出端口的频率偏移值确定后，开销帧的插入间隔可以随之确定，该插入间隔的具体值可以由发送端设备根据具体需求(例如但不限于系统性能的要求)进行选择。
220，发送端设备将所述N个数据通道的FEC数据流发送给中继设备。相应地，中继设备接收发送端设备发送的N个数据通道的FEC数据流。
在本申请实施例中，发送端设备可以通过N个数据通道发送FEC数据流，其中，N为正整数，即发送端设备发送数据的数据通道可以是一个，也可以是多个。相应地，中继设备可以通过N个数据通道来接收FEC数据流，其具体实现过程可以参考上文的描述，此处不再赘述。
230，中继设备根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配。
中继设备接收发送端设备发送的N个数据通道的FEC数据流后，根据其接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配。
在一种可能的设计中，中继设备可以针对N个数据通道中的每一个数据通道，在FEC数据流中插入或删除开销帧来进行速率匹配。如图3所示，中继设备接收端口的时钟为时钟A，发送端口的时钟为时钟B。在具体实现过程中，当时钟A的频率慢于时钟B的频率时，中继设备在FEC数据帧之间插入开销帧，以补齐速率差，从而完成速率匹配；当时钟A的频率快于时钟B的频率时，中继设备删除FEC数据帧之间的开销帧，以补齐速率差，从而完成速率匹配。可以理解的是，插入或者删除开销帧的个数由上述两个时钟的频差决定，例如当时钟A的频率比时钟B的频率慢500PPM时，中继设备在FEC数据帧之间插入5个开销帧以补齐速率差，插入开销帧的具体实现方法可以参考上文的描述，此处不再赘述。当时钟A的频率比时钟B的频率快500PPM时，中继设备删除FEC数据帧之间的5个开销帧以补齐速率差，。
需要说明的是，中继设备对于开销帧的插入或删除，可以根据实际频差在接收端口和发送端口分别进行，也可以根据实际频差在接收端口进行或在发送端口进行，还可以在两个端口同时进行。例如，当需要插入开销帧来进行速率匹配时，可以根据实际频差在接收端口统一删除开销帧，在发送端口再统一插入开销帧；又例如，当需要删除开销帧时，可以根据实际频差在接收端口统一插入开销帧，或者根据实际频差在发送端口统一插入开销帧。开销帧的插入或删除方式可以根据实际需要进行选择，此处不做限定。
在一种可能的设计中，上述开销帧可以为SYN帧，也可以为空闲帧，还可以为其它的特殊字段(该字段能够被上述三种设备识别)，关于开销帧的描述可以参考上文，此处不再赘述。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特。在这种情况下，FEC数据帧的FEC码字可以为RS(20,k,m＝8),k＝2,4,6,…,18，或者RS(16,k,m＝10),k＝2,4,6,…,14。在具体实现过程中，选择上述空闲帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
240，中继设备将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。相应地，接收端设备接收中继设备发送的N个数据通道的FEC数据流。
需要说明的是，当中继设备通过多个数据通道来发送FEC数据流时，中继设备可以对多个数据通道的数据流进行对齐。对多个数据通道的数据流进行对齐的方法可以参考现有技术，此处不再赘述。
250，接收端设备分别对N个数据通道中的FEC数据流进行解码。
接收端设备接收到中继设备发送的N个数据通道的FEC数据流后，对N个数据通道的FEC数据流进行解码。当N大于或等于2时，对FEC数据流进行解码之前，需要对N个数据通道的FEC数据流进行对齐。在具体实现过程中，接收端设备可以通过FEC数据帧和/或空闲帧的校验规则来对N个数据通道的FEC数据流进行对齐。例如接收端设备可以通过检测开销帧，对FEC数据帧之间的开销帧进行删除来实现FEC数据流的对齐；也可以通过检测每个数据通道中FEC数据帧的有效边界，利用FEC数据帧的有效边界来实现FEC数据流的对齐。
在一种可能的设计中，接收端设备分别检测N个数据通道中的FEC数据流中的开销帧，以检测到开销帧的位置为解码的起始位置。在这种情况下，接收端设备根据是否检测到开销帧来确定FEC数据流解码的起始位置。如图4所示，以开销帧是SYN帧为例，当未检测到SYN帧时，FEC数据流的解码从检测到的第一个FEC数据帧的帧头开始；当检测到SYN帧时，FEC数据流的解码从SYN帧之后的第一个FEC数据帧的帧头开始。
可以看出，在本申请实施例中，中继设备接收FEC数据流，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，中继设备接收的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少中继设备数据传输过程中的延迟，降低中继设备的功耗
图5是本申请实施例提供一种发送端设备500的逻辑结构示意图。在具体实现过程中，该发送端设备可以是，例如但不限于，图1中的发送端设备101。如图5所示，发送端设备包括：生成单元510和发送单元520。
生成单元510用于对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
发送单元520用于将所述N个通道的FEC数据流发送给中继设备。
在一种可能的设计中，生成单元510具体用于：针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧，从而生成N个数据通道的FEC数据流。
可选的，开销帧的插入间隔可以是预先设置的。例如，将开销帧的插入间隔设置为10，即在每10个FEC数据帧之后插入1个或多个开销帧。
可选的，开销帧插入间隔由预设的频率偏移值、FEC数据帧大小及开销帧大小确定。其中，预设频率偏移值由中继设备的输入和输出两个端口确定。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
需要指出的是，发送端设备500涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
可以看出，在本申请实施例中，发送端设备发送FEC数据流给中继设备，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，发送端设备发送给中继设备的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少数据传输过程中的延迟，降低中继设备的功耗。
图6是本申请实施例提供一种中继设备600的逻辑结构示意图。在具体实现过程中，该中继设备可以是，例如但不限于，图1中的中继设备102。如图6所示，中继设备包括：接收单元610、速率匹配单元620和发送单元630。
接收单元610用于接收发送端设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
速率匹配单元620用于根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配。
发送单元630用于将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。
在一种可能的设计中，速率匹配单元620具体用于：针对N个数据通道中的每一个数据通道，在FEC数据流中插入或删除开销帧来进行速率匹配。例如，中继设备接收端口的时钟为时钟A，发送端口的时钟为时钟B。当时钟A慢于时钟B时，中继设备在FEC数据帧之间插入空闲帧，以补齐速率差，从而完成速率匹配；当时钟A快于时钟B时，中继设备删除FEC数据帧之间的空闲帧，以补齐速率差，从而完成速率匹配。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
需要指出的是，中继设备600涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
可以看出，在本申请实施例中，中继设备接收FEC数据流，该FEC数据流中包括FEC数据帧和开销帧，相比现有技术，中继设备接收的FEC数据流只包括FEC数据帧，中继设备需要对FEC数据帧进行解码之后再编码来实现FEC数据流的速率匹配，本申请实施例提供的技术方案，能够使中继设备通过插入或删除开销帧来实现FEC数据流的速率匹配，可以减少中继设备数据传输过程中的延迟，降低中继设备的功耗。
图7是本申请实施例提供一种接收端设备700的逻辑结构示意图。在具体实现过程中，该接收端设备可以是，例如但不限于，图1中的接收端设备103。如图7所示，接收端设备包括：接收单元710和解码单元720。
接收单元710用于接收中继设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
解码单元720用于分别对N个数据通道中的FEC数据流进行解码。
在一种可能的设计中，解码单元720具体用于：分别检测N个数据通道中的FEC数据流中的开销帧，以检测到开销帧的位置为解码的起始位置。在这种情况下，接收端设备根据是否检测到开销帧来确定FEC数据流解码的起始位置。当未检测到开销帧时，FEC数据流的解码从检测到的第一个FEC数据帧的帧头开始；当检测到开销帧时，FEC数据流的解码从开销帧之后的第一个FEC数据帧的帧头开始。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
在一种可能的设计中，当N大于或等于2时，所述接收端设备还包括：数据流对齐单元，用于根据FEC数据帧和/或开销帧的校验规则对N个数据通道的数据流进行对齐。
需要指出的是，接收端设备700涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
图8是本申请实施例提供的一种电子设备800的结构示意图，该电子设备800可以被提供为上述发送端设备、中继设备和接收端设备。如图8所示，该电子设备800包括：处理器810、存储器820，还可以包括收发器830。该存储器820存储有计算机程序，处理器810用于执行存储器820上所存储的计算机程序。
存储器820可以包括随机存取存储器(random-access memory，RAM)、只读存储器(Read-Only Memory，ROM)、快闪存储器(flash memory)，硬盘(Hard Disk Drive，HDD)、固态硬盘(Solid-State Drive，SSD)。存储820器还可以包括上述种类的存储器的组合。
处理器810可以为中央处理器(Central Processing Unit，CPU)，网络处理器(Network Processor，NP)或者CPU和NP的组合。
处理器还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(Application-specific Integrated Circuit，ASIC)，可编程逻辑器件(ProgrammableLogic Device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(ComplexProgrammable Logic Device，CPLD)，现场可编程逻辑门阵列(Field-programmable GateArray，FPGA)，通用阵列逻辑(Generic Array Logic，GAL)或其任意组合。
收发器830可以为电子设备中的下行端口和/或上行端口。上行端口可以与上一级设备连接，上行端口能够接收上一级设备发送的数据，也能够将数据发送给上一级设备。下行端口可以与下一级设备连接，下行端口能够接收下一级设备发送的数据，也能够将数据发送给下一级设备。
当该电子设备800为发送端设备时，处理器810执行：对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
收发器830执行：将所述N个数据通道的FEC数据流发送给中继设备。
在一种可能的设计中，处理器810具体用于执行：针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧，从而生成N个数据通道的FEC数据流。
可选的，开销帧的插入间隔可以是预先设置的。例如，将开销帧的插入间隔设置为10，即在每10个FEC数据帧之后插入1个或多个开销帧。
可选的，开销帧插入间隔由预设的频率偏移值、FEC数据帧大小及开销帧大小确定。其中，预设频率偏移值由中继设备的输入和输出两个端口确定。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
需要指出的是，上述发送端设备涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
当该电子设备800为中继设备时，收发器830执行：接收发送端设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
处理器810执行：根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配。
收发器830执行：将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。
在一种可能的设计中，处理器810具体用于执行：针对N个数据通道中的每一个数据通道，在FEC数据流中插入或删除开销帧来进行速率匹配。例如，中继设备接收端口的时钟为时钟A，发送端口的时钟为时钟B。当时钟A慢于时钟B时，中继设备在FEC数据帧之间插入空闲帧，以补齐速率差，从而完成速率匹配；当时钟A快于时钟B时，中继设备删除FEC数据帧之间的空闲帧，以补齐速率差，从而完成速率匹配。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
需要指出的是，上述中继设备涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
当该电子设备800为接收端设备时，收发器830执行：接收中继设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数。
处理器810执行：分别对N个数据通道中的FEC数据流进行解码。
在一种可能的设计中，处理器810具体用于执行：分别检测N个数据通道中的FEC数据流中的开销帧，以检测到开销帧的位置为解码的起始位置。在这种情况下，接收端设备根据是否检测到开销帧来确定FEC数据流解码的起始位置。当未检测到开销帧时，FEC数据流的解码从检测到的第一个FEC数据帧的帧头开始；当检测到开销帧时，FEC数据流的解码从开销帧之后的第一个FEC数据帧的帧头开始。
在一种可能的设计中，开销帧可以为SYN帧，开销帧也可以为空闲帧(idle帧)。开销帧还可以是其它用于速率匹配的帧。
可选的，当开销帧为SYN帧时，SYN帧的大小可以为160比特，此时FEC数据帧的FEC码字可以为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。在这种情况下，选择上述开销帧和FEC数据帧的FEC码字，可以提高开销帧的容错性检测效果，提高数据传输的稳定性。
在一种可能的设计中，当N大于或等于2时，所述接收端设备还包括：数据流对齐单元，用于根据FEC数据帧和/或开销帧的校验规则对N个数据通道的数据流进行对齐。
需要指出的是，上述接收端设备涉及的具体技术特征已经在上文结合附图，例如但不限于图2和方法200，进行了详细的描述，因此此处不再赘述。
本申请提供一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述方法实施例中的方法。
本申请提供一种计算机程序产品，该计算机程序产品包括计算机程序代码，当该计算机程序代码在计算机上运行时，使得计算机执行上述方法实施例中的方法。
示例性地，本申请实施例提供的计算机可读存储介质可以是包括指令的存储器，上述指令可由上述电子设备中的处理器执行以完成上述相应的方法。例如，该计算机可读存储介质可以是只读存储器(Read-Only Memory，以下简称ROM)、随机存取存储器(RandomAccess Memory，以下简称RAM)、CD-ROM、磁带、软盘和光数据存储设备等。
本申请还提供一种芯片(或者，芯片系统)，包括存储器和处理器，存储器用于存储计算机程序，处理器用于从存储器中调用并运行该计算机程序，使得安装有该芯片的设备执行上述方法实施例中的方法。
本申请实施例提供了一种通信系统，该通信系统包括图5提供的发送端设备、图6提供的中继设备以及图7提供的接收端设备；或者，包括图8提供的发送端设备、中继设备以及接收端设备。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机程序指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机程序指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如软盘、硬盘、磁带)、光介质(例如，数字视频光盘(digital video disc，DVD)、或者半导体介质(例如固态硬盘)等。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本申请中的字符“/”，一般表示前后关联对象是一种“或”的关系。
以上所述为本申请的可选实施例，并不用以限制本申请，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。

Claims (18)

1.一种信号发送方法，其特征在于，所述方法包括：
发送端设备对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
所述发送端设备将所述N个数据通道的FEC数据流发送给中继设备。
2.根据权利要求1所述的方法，其特征在于，所述生成N个数据通道的FEC数据流包括：
针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧。
3.根据权利要求2所述的方法，其特征在于，所述开销帧插入间隔由预设的频率偏移值、所述FEC数据帧大小及所述开销帧大小确定。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述开销帧为同步SYN帧和空闲帧中的一种。
5.根据权利要求4所述的方法，其特征在于，所述开销帧为SYN帧时，所述SYN帧的大小为160比特，所述FEC数据帧的FEC码字为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。
6.一种信号中继方法，其特征在于，所述方法包括：
中继设备接收发送端设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
所述中继设备根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配；
所述中继设备将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。
7.根据权利要求6所述的方法，其特征在于，所述分别对N个数据通道的FEC数据流进行速率匹配包括：
针对N个数据通道中的每一个数据通道，在FEC数据流中插入或者删除开销帧来进行速率匹配。
8.根据权利要求6或7所述的方法，其特征在于，所述开销帧为同步SYN帧和空闲帧中的一种。
9.根据权利要求8所述的方法，其特征在于，所述开销帧为SYN帧时，所述SYN帧的大小为160比特，所述FEC数据帧的FEC码字为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。
10.一种发送端设备，其特征在于，包括：
生成单元，用于对待发送的数据进行前向纠错FEC编码，生成N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
发送单元，用于将所述N个通道的FEC数据流发送给中继设备。
11.根据权利要求10所述的发送端设备，其特征在于，所述生成单元具体用于：
针对N个数据通道中的每一个数据通道，根据开销帧插入间隔，在所述FEC数据帧之间插入开销帧。
12.根据权利要求11所述的发送端设备，其特征在于，所述开销帧插入间隔由预设的频率偏移值、所述FEC数据帧大小及所述开销帧大小确定。
13.根据权利要求10-12任一项所述的发送端设备，其特征在于，所述开销帧为同步SYN帧和空闲帧中的一种。
14.根据权利要求13所述的发送端设备，其特征在于，所述开销帧为SYN帧时，所述SYN帧的大小为160比特，所述FEC数据帧的FEC码字为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。
15.一种中继设备，其特征在于，包括：
接收单元，用于接收发送端设备发送的N个数据通道的FEC数据流，其中，所述FEC数据流中包括FEC数据帧和开销帧，N为正整数；
速率匹配单元，用于根据接收端口与发送端口的频率偏移值分别对N个数据通道的FEC数据流进行速率匹配；
发送单元，用于将进行速率匹配后的所述N个数据通道的FEC数据流发送给接收端设备。
16.根据权利要求15所述的中继设备，其特征在于，所述速率匹配单元具体用于：
针对N个数据通道中的每一个数据通道，在FEC数据流中插入或者删除开销帧来进行速率匹配。
17.根据权利要求15或16所述的中继设备，其特征在于，所述开销帧为同步SYN帧和空闲帧中的一种。
18.根据权利要求17所述的中继设备，其特征在于，所述开销帧为SYN帧时，所述SYN帧的大小为160比特，所述FEC数据帧的FEC码字为：RS(20,k,m＝8),k＝2,4,6,…,18；或RS(16,k,m＝10),k＝2,4,6,…,14。
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