CN110521152B - 编解码方法、编解码装置及编解码设备 - Google Patents

编解码方法、编解码装置及编解码设备 Download PDF

Info

Publication number
CN110521152B
CN110521152B CN201880026154.4A CN201880026154A CN110521152B CN 110521152 B CN110521152 B CN 110521152B CN 201880026154 A CN201880026154 A CN 201880026154A CN 110521152 B CN110521152 B CN 110521152B
Authority
CN
China
Prior art keywords
bits
sequence
data
decoded
equal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880026154.4A
Other languages
English (en)
Other versions
CN110521152A (zh
Inventor
王心远
杨文斌
王中风
林军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN110521152A publication Critical patent/CN110521152A/zh
Application granted granted Critical
Publication of CN110521152B publication Critical patent/CN110521152B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H03M13/2909—Product codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
    • H04L27/04—Modulator circuits; Transmitter circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
    • H04L27/06—Demodulator circuits; Receiver circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Algebra (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Dc Digital Transmission (AREA)
  • Error Detection And Correction (AREA)

Abstract

本申请提供了一种编码方法，包括：对第一数据使用第一编码方式进行编码，生成第一编码序列；对第二数据使用第二编码方式进行编码，生成第二编码序列，第一数据包括的比特的数目大于第二数据包括的比特的数目，第一编码序列包括的比特的数目与第二编码序列包括的比特的数目相等；对输入信号进行PAM‑4调制，生成符号序列，输入信号包含第一编码序列与第二编码序列，第一编码序列对应输入信号的高位，第二编码序列对应输入信号的低位；发送符号序列。本申请提供的编码方法有助于减少冗余比特的数量，有助于提高码率，并且能够降低调制后的符号序列中携带的冗余信息。

Description

编解码方法、编解码装置及编解码设备
技术领域
本申请涉及移动通信领域，并且更具体地，涉及移动通信领域中的编解码方法、编解码装置及编解码设备。
背景技术
通常情况下，在数字通信系统中传输数据时，传输数据的信道会对其中传输的数据产生干扰，有可能导致数据的接收方无法接收到正确的原始数据。
前向纠错(Forward Error Correction，FEC)技术可以用来纠正数据传输过程中产生的错误。基于FEC技术，数据发送方将待传输数据信息进行编码，并在编码过程中引入一定的冗余数据，以使数据接收方能够利用该冗余数据来检测和纠正传输过程中产生的错误。
例如，可以使用里德-所罗门(Reed-solomon，RS)码对包括的比特的数目为514的数据进行编码。通过编码增加了30个校验位(或者称为冗余比特)。生成的编码序列包括的比特的数目为544。该编码序列的纠错能力为15。
现有技术中，编码序列中需要包含的冗余比特的数量较多。如果对编码序列进行调制生成符号序列，则符号序列中携带的冗余信息也比较多。
发明内容
本申请提供一种编码方法，有助于减少编码序列中包含的冗余比特的数量，有助于提高码率。对编码序列进行调制生成符号序列时，有助于减少符号序列中携带的冗余信息。
第一方面，提供了一种编码方法，所述方法由编码设备执行，包括：对第一数据使用第一编码方式进行编码，生成第一编码序列；对第二数据使用第二编码方式进行编码，生成第二编码序列，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目，所述第一编码序列包括的比特的数目与所述第二编码序列包括的比特的数目相等；对输入信号进行四进制脉冲幅度调制(Four-level Pulse Amplitude Modulation，PAM-4)调制，生成符号序列，所述输入信号包含所述第一编码序列与所述第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；发送所述符号序列。
需要说明的是，上述第一编码方式对应的码率与纠错能力与第二编码方式对应的码率与纠错能力不同。
由于在PAM-4调制方式下，输入的符号序列中的低位信号被调制后，低位信号对应的调制信号的幅度较小，输入的符号序列中的高位信号被调制后，高位信号对应的调制信号的幅度较大。因此，该符号序列在传输过程中，高位信号的抗干扰能力强于低位信号。因此，对于高位信号对应的待编码数据进行编码时，可以增加较少的冗余比特。
在本申请实施例中，通过将待编码数据分为两部分(例如，分为第一数据与第二数据)，使得第一数据包含的比特数大于第二数据包含的比特数，并使得使用第一编码方式对第一数据编码后获得的第一编码序列(对应调制后的符号序列的高位)包含的比特数等于使用第二编码方式对第二数据编码后获得的第二编码序列(对应调制后的符号序列的低位)包含的比特数。
因此，在使用第一编码方式对第一数据进行编码时，增加的冗余比特数小于使用第二编码方式对第二数据进行编码时增加的冗余比特数，相对于对第一数据以及第二数据进行编码时都采用较高纠错能力的编码方式(例如第二编码方式)，本申请的方案有助于减少冗余比特的数量，有助于提高码率，并且能够降低调制后的符号序列中携带的冗余信息。
可选地，所述第一数据包括6448个比特，所述第二数据包括5668个比特。
可选地，第一数据包括的6448个比特与第二数据包括的5668个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特。
可选地，所述第一编码序列包括的比特的数目为6500，所述第二编码序列包括的比特的数目为6500。
可选地，第一编码方式为博斯-乔赫里-霍克文黑姆(Bose-Chaudhurl-Hocguenghem，BCH)编码方式，所述第二编码方式为BCH编码方式。
通过使得第一数据包括6448个比特，使得第二数据包括5668个比特，并使得通过BCH编码方式分别对该第一数据与该第二数据编码后生成的第一编码序列与第二编码序列包括的比特的数目均为6500，将该第一编码序列作为PAM-4调制时的高位，将该第二编码序列作为PAM-4调制时的低位，使得在冗余率为7％，误比特率(Bit Error，BER)为10-15时，编码增益达到8.6分贝(Decibel，dB)。
可选地，所述第一数据包括5324个比特，所述第二数据包括4700个比特。
可选地，第一数据包括的5324个比特与第二数据包括的4700个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特。
可选地，所述第一编码序列包括的比特的数目为5376，所述第二编码序列包括的比特的数目为5376。
可选地，所述第一编码方式为BCH编码方式，所述第二编码方式为BCH编码方式。
通过使得第一数据包括5324比特，使得第二数据包括4700个比特，并使得通过BCH编码方式分别对该第一数据与该第二数据编码后生成的第一编码序列与第二编码序列包括的比特的数目均为5376，将该第一编码序列作为PAM-4调制时的高位，将该第二编码序列作为PAM-4调制时的低位，使得在冗余率为7％，BER为10-15时，编码增益达到8.45dB。
可选地，所述第一编码方式为BCH编码方式，所述第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，所述待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，所述待编码矩阵中的第1至n行中的每一行的第1至n列的元素为所述第二数据中的比特，所述待编码矩阵中的第i行的第n+1至n+m列的元素为根据所述待编码矩阵中的第i行的比特生成的校验值所包括的m个比特，所述待编码矩阵中的第i列的第n+1至n+m行的元素为根据所述待编码矩阵中的第j列的比特生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n，所述待编码矩阵中的第k列的第n+1至n+m行的元素为根据所述待编码矩阵中的第p列的第1至n行的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，所述待编码矩阵中的第k行的第n+1至n+m列的元素为根据所述待编码矩阵中的第p行的第1至n列的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
可选地，所述m个比特包括第一校验位与第二校验位，所述第一校验位是根据所述待编码矩阵中的第i行的第1至n列的所有元素或第i列的第1至n行的所有元素生成的奇偶校验位，所述第二校验位是根据所述待编码矩阵中的第i行的第1至n列中的偶数列的元素或第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
可选地，所述第一数据包括27436个比特，所述第二数据包括19600个比特，所述n的取值为140，所述m的取值为2，所述第一编码序列包括的比特的数目为27556，所述第二编码序列包括的比特的数目为27556。
可选地，第一数据包括的27436个比特与第二数据包括的19600个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特。
通过对第一数据使用BCH编码方式进行编码，生成第一编码序列，在对第二数据使用乘积码编码方式进行编码之前，通过确定第二数据对应的140×140的矩阵中的每一行或每一列元素的校验值(即，第一校验位与第二校验位)，并对包含有该校验值的142×142的待编码矩阵使用乘积码编码方式进行编码，将最终生成的第二编码序列所包括的27556个比特作为输入信号的低位进行PAM-4调制，将生成的第一编码序列所包括的27556个比特作为输入信号的高位进行PAM-4调制，使得在冗余率为17％，BER为10-15时，编码增益达到10.5dB。
第二方面，提供了一种解码方法，所述方法由解码设备执行，包括：接收第一符号序列，所述第一符号序列是第二符号序列经由传输介质传输到所述解码设备生成的，所述第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，所述输入信号包含第一编码序列与第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；对所述第一符号序列进行解调，获得第一待解码序列；对所述第一待解码序列使用第一解码方式进行解码，获得第一数据；对所述第一符号序列进行解调，获得第二待解码序列，所述第一待解码序列包括的比特的数目与所述第二待解码序列包括的比特的数目相等；对所述第二待解码序列使用第二解码方式进行解码，获得第二数据，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目。可选地，所述对所述第一符号序列进行解调，获得所述第一待解码序列，包括：根据所述第二数据对所述第一符号序列进行解调，获得所述第一待解码序列。
由于在PAM-4调制方式下，输入的符号序列中的低位信号被调制后，低位信号对应的调制信号的幅度较小，输入的符号序列中的高位信号被调制后，高位信号对应的调制信号的幅度较大。因此，该符号序列在传输过程中，高位信号的抗干扰能力强于低位信号。因此，对于高位信号对应的待编码数据进行编码时，可以增加较少的冗余比特。
在本申请实施例中，通过将待编码数据分为两部分(例如，分为第一数据与第二数据)，使得第一数据包含的比特数大于第二数据包含的比特数，并使得使用第一编码方式对第一数据编码后获得的第一编码序列(对应调制后的符号序列的高位)包含的比特数等于使用第二编码方式对第二数据编码后获得的第二编码序列(对应调制后的符号序列的低位)包含的比特数。
因此，在使用第一编码方式对第一数据进行编码时，增加的冗余比特数小于使用第二编码方式对第二数据进行编码时增加的冗余比特数，相对于对第一数据以及第二数据进行编码时都采用较高纠错能力的编码方式(例如第二编码方式)，本申请的方案有助于减少冗余比特的数量，有助于提高码率，并且能够降低调制后的符号序列中携带的冗余信息。
可选地，根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列包括：根据该第二数据中的第一比特，确定第一幅度以及第二幅度，该第一幅度等于当输入信号的低位和高位分别等于该第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，该第二幅度等于当输入信号的低位和高位分别等于该第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；确定第一绝对值和第二绝对值，该第一绝对值等于第一符号的幅度与该第一幅度的差值的绝对值，该第二绝对值等于该第一符号的幅度与该第二幅度的差值的绝对值，该第一符号为该第一符号序列中与该第一比特对应的符号；当该第一绝对值小于该第二绝对值时，确定该第一数据中的第二比特的值等于1，该第二比特为与该第一比特对应的比特；当该第一绝对值大于该第二绝对值时，确定该第一数据中的第二比特的值等于0，该第二比特为与该第一比特对应的比特。
通过使解码设备对第一符号序列进行解调，首先获得低位对应的第二待解码序列，并对该第二待解码序列进行解码，获得低位对应的编码前的第二数据，再根据该第二数据对该第一符号序列进行解调，获得高位对应的第二待解码序列，再对该第二待解码序列进行解码，获得高位对应的编码前的第一数据，由于低位对应的第二待解码序列的纠错能力比高位对应的第一待解码序列的纠错能力强，因此，通过先对低位对应的第二待解码序列进行解码，根据解码后获得的低位对应的编码前的第二数据从第一符号序列中解调出第一待解码序列，可以提高对高位对应的第一待解码序列解码时的准确性。
可选地，所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500，或所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376，或所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556。
可选地，当所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500时，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或当所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376时，所述第一数据包括5324个比特，所述第二数据包括4700个比特，或当所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556时，所述第一数据包括27436个比特，所述第二数据包括19600个比特。
可选地，所述第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，所述第二解码方式为乘积码解码方式或BCH解码方式。
第三方面，提供了一种编码装置，包括用于执行上述第一方面以及第一方面的各实现方式中的编码方法的各步骤的模块。
第四方面，提供了一种编码设备，包括编码电路、调制电路域发送电路，该编码电路，用于对第一数据使用第一编码方式进行编码，生成第一编码序列；该编码电路，还用于对第二数据使用第二编码方式进行编码，生成第二编码序列，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目，所述第一编码序列包括的比特的数目与所述第二编码序列包括的比特的数目相等；该调制电路，用于通过对输入信号进行四进制脉冲幅度调制PAM-4调制，生成符号序列，所述输入信号包含所述第一编码序列与所述第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；该发送电路，用于发送所述符号序列。
第五方面，提供一种编码设备，所述编码设备包括处理器与存储器，所述处理器用于调用所述存储器存储的程序，以执行第一方面或第一方面的任一方面的可能实现方式中的编码方法。
第六方面，提供了一种计算机程序产品，该计算机程序产品包括：计算机程序代码，当该计算机程序代码被编码设备的处理单元、通信单元或处理器、收发器运行时，使得编码设备执行上述第一方面及其各种实现方式中的任一种编码方法。
第七方面，提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得编码设备执行上述第一方面及其各种实现方式中的任一种编码方法。
第八方面，提供了一种芯片系统，包括存储器和处理器，该存储器用于存储计算机程序，该处理器用于从存储器中调用并运行该计算机程序，使得安装有该芯片系统的编码设备执行上述第一方面及其各种实现方式中的任一种编码方法。
第九方面，提供了一种解码装置，包括用于执行上述第二方面以及第二方面的各实现方式中的解码方法的各步骤的模块。
第十方面，提供了一种解码设备，包括接收电路、解调电路以及解码电路，该接收电路，用于接收第一符号序列，所述第一符号序列是第二符号序列经由传输介质传输到所述解码设备生成的，所述第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，所述输入信号包含第一编码序列与第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；该解调电路，用于对所述第一符号序列进行解调，获得第一待解码序列；该解码电路，还用于对所述第一待解码序列使用第一解码方式进行解码，获得第一数据；该解码电路，还用于对所述第一符号序列进行解调，获得第二待解码序列，所述第一待解码序列包括的比特的数目与所述第二待解码序列包括的比特的数目相等；解码电路，用于对所述第二待解码序列使用第二解码方式进行解码，获得第二数据，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目。
第十一方面，提供一种解码设备，所述编码设备包括处理器与存储器，所述处理器用于调用所述存储器存储的程序，以执行第二方面或第二方面的任一方面的可能实现方式中的解码方法。
第十二方面，提供了一种计算机程序产品，该计算机程序产品包括：计算机程序代码，当该计算机程序代码被解码设备的处理单元、通信单元或处理器、收发器运行时，使得解码设备执行上述第二方面及其各种实现方式中的任一种解码方法。
第十三方面，提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得解码设备执行上述第二方面及其各种实现方式中的任一种解码方法。
第十四方面，提供了一种芯片系统，包括存储器和处理器，该存储器用于存储计算机程序，该处理器用于从存储器中调用并运行该计算机程序，使得安装有该芯片系统的解码设备执行上述第二方面及其各种实现方式中的任一种解码方法。
第十五方面，提供了一种系统，该系统包括第三方面的编码装置与第九方面的解码装置，或者，该系统包括第四方面的编码设备与第十方面的解码设备，或者，该系统包括第五方面的编码设备与第十一方面的解码设备。
附图说明
图1为本申请实施例提供的网络的示意性框图。
图2为图1中的端口2的一种可能的结构示意图。
图3为图1中的端口5的一种可能的结构示意图。
图4为本申请实施例提供的编码方法的示意性流程图。
图5为本申请实施例提供的乘积码编码方式的原理性示意图。
图6为本申请实施例提供的BCH编码方式的原理性示意图。
图7为本申请实施例提供的BCH编码方式的另一原理性示意图。
图8为本申请实施例提供的BCH编码方式的再一原理性示意图。
图9为本申请实施例提供的解码方法的示意性流程图。
图10为本申请实施例提供的编码装置的示意性框图。
图11为本申请实施例提供的编码设备的示意性框图。
图12为本申请实施例提供的编码装置的示意性框图。
图13为本申请实施例提供的编码设备的示意性框图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行描述。
图1为本申请提供的一个网络示意图。参见图1，所述网络包括网络设备10以及网络设备20。网络设备10包括端口1、网络处理器3、端口2以及存储器4。端口1、端口2以及存储器4通过通信总线与网络处理器3耦合。网络设备20包括端口5、网络处理器7、端口6以及存储器8。端口5、端口6以及存储器8通过通信总线与网络处理器7耦合。
网络设备10和网络设备20可以是路由器。网络设备10和网络设备20可以是网络交换机。网络设备10可以经由端口1接收报文1。网络处理器3可以在存储器4中保存的查找表1中查找与报文1匹配的表项。网络处理器3可以根据匹配的表项确定用于转发报文1的端口为端口2。进而，网络设备10可以经由端口2向网络设备20转发报文1。举例来说，报文1可以是以太网帧或者网际协议(Internet Protocol，IP)报文。查找表1可以是媒体访问控制(media access control，MAC)表或者路由表。
网络设备10可以通过传输介质直接连接到网络设备20。网络设备10也可以通过传输介质以及其他网络设备间接连接到网络设备20。其他网络设备可以是路由器、网络交换机或者中继器。
网络设备20经由端口5接收网络设备1发送的报文1。网络设备20可以利用网络处理器7以及存储器8中保存的转发表确定用于转发报文1的端口为端口6。关于网络设备20确定用于转发报文1的端口的具体实现方式，可以参考上文对网络设备10确定用于转发报文1的端口的具体实现方式的描述，此处不再赘述。
网络设备10向网络设备20发送数据(例如报文1)时，网络设备10可以对数据进行编码以及调制。具体地，网络设备10可以通过传输介质向网络设备20发送符号序列。网络设备20接收到网络设备10发送的符号序列后，可以对符号序列进行解调以及解码，从而得到报文1。下文结合图2和图3对编码、调制、解调以及解码进行具体说明。
图2为图1中的端口2的一种可能的结构示意图。参见图2，端口2包括分发电路9、FEC编码器11、FEC编码器12以及调制电路13。分发电路9的输出端分别连接到FEC编码器11以及FEC编码器12的输入端。FEC编码器11以及FEC编码器12的输出端分别连接到调制电路13的输入端。在一种可能的设计中，分发电路9、FEC编码器11、FEC编码器12以及调制电路13可以被集成在一个芯片内。所述芯片可以是ASIC或者FPGA。网络设备10需要向网络设备20发送数据(例如报文1)时，网络处理器3可以将报文1提供给端口2。分发电路9接收到报文1后，可以将报文1中的段1分发给FEC编码器11，将报文1中的段2分发给FEC编码器12。报文1包括段1以及段2。FEC编码器11对段1进行编码，得到编码序列1。FEC编码器12对段2进行编码，得到编码序列2。FEC编码器11将编码序列1发送给调制电路13。FEC编码器12将编码序列2发送给调制电路13。编码序列1与编码序列2是调制电路13的输入信号。举例来说，调制电路13可以是PAM-4调制器。编码序列1对应调制电路13的输入信号的高位。编码序列2对应调制电路13的输入信号的低位。调制电路13对输入信号进行调制后生成符号序列。调制电路13经由传输介质向网络设备20发送符号序列。所述传输介质可以是电缆。在一种可能的设计中，端口2中还可以包括电光转换器。电光转换器可以将调制电路13提供的符号序列由电信号转换为光信号。电光转换器可以通过传输介质向网络设备20发送光信号。在一种可能的设计中，端口2还可以包括其他电路。例如，还可以包括加扰电路以及对齐字插入电路。端口2接收到网络处理器3提供的报文1后，端口2中的其他电路可以对报文1进行处理。报文1被其他电路处理后，被处理的报文1被提供给分发电路9。例如，报文1到达分发电路9之前，可以被加扰以及被插入对齐字。
图3为图1中的端口5的一种可能的结构示意图。参见图3，端口5包括聚合电路17、FEC解码器15、FEC解码器16以及解调电路14。聚合电路17的输入端分别连接到FEC解码器15以及FEC解码器16的输出端。FEC解码器15以及FEC解码器16的输入端分别连接到解调电路13的输出端。在一种可能的设计中，聚合电路17、FEC解码器15、FEC解码器16以及解调电路14可以被集成在一个芯片中。所述芯片可以是ASIC或者FPGA。网络设备20经由传输介质接收调制电路13发送的符号序列。解调电路14可以是PAM-4解调器。解调电路14可以对符号序列进行解调，从而生成编码序列1以及编码序列2。编码序列1和编码序列2是解调电路14的输出信号。具体地，编码序列1对应解调电路14的输出信号的高位。编码序列2对应解调电路14的输出信号的低位。解调电路14将编码序列1发送给FEC解码器15，将编码序列2发送给FEC解码器16。FEC解码器15对编码序列1进行解码，生成段1。FEC解码器16对编码序列2进行解码，生成段2。FEC解码器15向聚合电路17发送段1。FEC解码器16向聚合电路17发送段2。聚合电路17对段1以及段2进行聚合，从而得到报文1。聚合电路17向网络处理器7发送报文1。FEC编码器11采用的编码方式对应FEC解码器15采用的解码方式。FEC编码器12采用的编码方式对应FEC解码器16采用的解码方式。FEC编码器11采用的编码方式的增益可以不同于FEC编码器12采用的编码方式的增益。在一种可能的设计中，端口5可以包括光电转换器。具体地，当网络设备20经由传输介质(例如光纤)接收到来自网络设备10的光信号时，可以利用光电转换器将光信号转换成电信号。进而，解调电路14可以对电信号形式的符号序列进行解调。在一种可能的设计中，聚合电路17生成的报文1可以是被插入对齐字以及被加扰的报文1。端口5还可以包括对齐字删除电路以及解扰电路。对齐字删除电路可以删除聚合电路17提供的数据中的对齐字。解扰电路可以对被加扰的数据进行解扰。进而，端口5可以向网络处理器7提供不包含对齐字，并且已被解扰的报文1。
图4是本申请实施例提供的编码方法100的示意性流程图，该方法100包括101、102、103以及104，该方法100由编码设备执行。例如，编码设备可以是图1中的网络设备10。具体地，图2中的端口2可以用于执行编码方法100。
101，通过对第一数据使用第一编码方式进行编码，生成第一编码序列。
举例来说，FEC编码器11可以用于执行101。段1可以是第一数据。编码序列1可以是第一编码序列。
102，通过对第二数据使用第二编码方式进行编码，生成第二编码序列，该第一数据包括的比特的数目大于该第二数据包括的比特的数目，该第一编码序列包括的比特的数目与该第二编码序列包括的比特的数目相等。
举例来说，FEC编码器12可以用于执行102。段2可以是第二数据。编码序列2可以是第二编码序列。
具体地，编码设备对待编码数据包含的比特中的部分比特(例如，第一数据)使用第一编码方式进行编码，对该待编码数据中的除该第一数据包括的比特外的另一部分比特(例如，第二数据)使用第二编码方式进行编码，该第一数据包含的比特的数目大于该第二数据包含的比特的数目，并且该第一数据中的比特与该第二数据中的比特之间不存在重复。
例如，编码设备将该待编码数据包括的k1+k2(k1大于k2，且k1≥1，k2≥1)个比特中的k1个比特确定为第一数据，将该待编码数据中的剩下的k2个比特确定为第二数据。
编码设备对该第一数据包括的k1个比特使用第一编码方式进行编码，生成包含的比特的数目为x(x＞k1+k2)的编码序列(例如，第一编码序列)，并对该第二数据包括的k2个比特使用第二编码方式进行编码，生成包含的比特的数目为x(x＞k1+k2)的编码序列(例如，第二编码序列)。
作为示例而非限定，该待编码数据可以是网际协议(Internet Protocol，IP)报文、以太网帧或者多协议标签交换(Multi-Protocol Label Switching，MPLS)报文。
需要说明的是，上述仅以待编码数据包括的比特的数目为k1+k2为例进行说明，但本申请实施例并不限定于此，该待编码数据包括的比特的数目也可以大于k1+k2，即，仅将待编码数据包括的比特中的部分比特确定为第一数据与第二数据。
还需要说明的是，上述仅以该第一数据与该第二数据均来自于该同一个待编码数据为例进行说明，但本申请实施例并不限定于此，例如，该第一数据与该第二数据可以分别来自于不同的待编码数据。
103，通过对输入信号进行四进制脉冲幅度调制(Pulse Amplitude Modulation，PAM-4)调制，生成符号序列，该输入信号包含该第一编码序列与该第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
举例来说，调制电路13可以用于执行103。调制电路13可以对输入信号进行调制，从而得到符号序列。输入信号包括编码序列1以及编码序列2。编码序列1对应输入信号的高位。编码序列2对应输入信号的低位。具体地，调制电路13可以将编码序列1中的一个比特和编码序列2中的一个比特进行调制，生成一个符号序列。编码序列1包含的比特的数量等于编码序列2包含的比特的数量。编码序列1中的多个比特和编码序列2中的多个比特一一对应。
104，发送该符号序列。
举例来说，调制电路13可以用于执行104。调制电路可以经由传输介质向远端设备发送所述符号序列。所述传输介质可以是电缆或者光纤。当所述传输介质是光纤时，端口2还可以包括电光转换器。所述电光转换器可以被包含在光模块中。所述电光转换器对调制电路13生成的符号序列进行电光转换，从而获得电信号形式的符号序列。所述电光转换器经由光纤向远端设备发送所述符号序列。所述远端设备可以是图1中的网络设备20。
具体地，在步骤101与步骤102中，编码设备对第一数据与第二数据分别使用不同的编码方式进行了编码，生成了第一编码序列与第二编码序列。
在步骤103中，编码设备对由该第一编码序列与该第二编码序列组成的输入信号进行PAM-4调制，其中，将该第一编码序列作为该输入信号的高位、将该第二编码序列作为该输入信号的低位进行PAM-4调制，生成调制后的符号序列。
在步骤104中，编码设备向解码设备发送对该第一编码序列与该第二编码序列使用PAM-4调制后的符号序列。
作为示例而非限定，该编码设备可以是路由器、网络交换机、基站、基站控制器、防火墙、负载均衡器或者分组传送网(Packet Transport Network，PTN)设备中的任意一种。
作为示例而非限定，该解码设备可以是与编码设备的类型相同的设备。
需要说明的是，在本申请实施例中，编码设备与解码设备会就第一编码序列与第二编码序列的编码方式以及纠错能力事先进行约定，以便解码设备在接收到符号序列时，能够根据事先约定的编码方式及纠错能力对该符号序列进行解码。
由于在PAM-4调制方式下，输入的符号序列中的低位信号被调制后，低位信号对应的调制信号的幅度较小，输入的符号序列中的高位信号被调制后，高位信号对应的调制信号的幅度较大。因此，该符号序列在传输过程中，高位信号的抗干扰能力强于低位信号。因此，对于高位信号对应的待编码数据进行编码时，可以增加较少的冗余比特。
在本申请实施例中，通过将待编码数据分为两部分(例如，分为第一数据与第二数据)，使得第一数据包含的比特数大于第二数据包含的比特数，并使得使用第一编码方式对第一数据编码后获得的第一编码序列(对应调制后的符号序列的高位)包含的比特数等于使用第二编码方式对第二数据编码后获得的第二编码序列(对应调制后的符号序列的低位)包含的比特数。
因此，在使用第一编码方式对第一数据进行编码时，增加的冗余比特数小于使用第二编码方式对第二数据进行编码时增加的冗余比特数，相对于对第一数据以及第二数据进行编码时都采用较高纠错能力的编码方式(例如第二编码方式)，本申请的方案有助于减少冗余比特的数量，有助于提高码率，并且能够降低调制后的符号序列中携带的冗余信息。下面以基于PAM-4调制为例对本申请实施例提供的编码方法的几种情况进行详细说明。
情况1
作为示例而非限定，该第一数据包括27436个比特，该第二数据包括19600个比特，编码设备对该第一数据使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为27556，对该第二数据使用乘积码编码方式进行编码，生成的第二编码序列包括的比特的数目为27556。
具体地，该待编码数据包括的比特的数目为47036，编码设备对该47036个比特中的27436个比特使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为27556，该第一编码序列包括27436个信息位与120个校验位，纠错能力t为8，将该第一编码序列记为BCH1(27556，27436，t＝8)。
编码设备对该47036个比特中除27436个比特外的19600个比特使用乘积码编码方式进行编码，生成的第二编码序列包括的比特的数目为27556。
下面对编码设备使用乘积码对第二数据进行编码的具体方法进行说明。
作为示例而非限定，该第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，该待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，该待编码矩阵中的第1至n行中的每一行的第1至n列的元素为该第二数据中的比特，该待编码矩阵中的第i行的第n+1至n+m列的元素为根据该待编码矩阵中的第i行的比特生成的校验值所包括的m个比特，该待编码矩阵中的第j列的第n+1至n+m行的元素为根据该待编码矩阵中的第j列的比特生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n；
该待编码矩阵中的第k列的第n+1至n+m行的元素为根据该待编码矩阵中的第p列的第1至n行的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，该待编码矩阵中的第k行的第n+1至n+m列的元素为根据该待编码矩阵中的第p行的第1至n列的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
作为示例而非限定，该m个比特包括第一校验位与第二校验位，该第一校验位是根据该待编码矩阵中的第i行的第1至n列的所有元素或该待编码矩阵中的第i列的第1至n行的所有元素生成的奇偶校验位，该第二校验位是根据该待编码矩阵中的第i行的第1至n列中的偶数列的元素或该待编码矩阵中的第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
在本申请实施例中，当该第二数据包括的比特的数目为19600时，n的取值为140，m的取值为2。
具体地，编码设备在对该第二数据使用乘积码编码方式进行编码之前，首先需要获得关于该第二数据的待编码矩阵。
如图5所示，该待编码矩阵为142×142的矩阵，其中，该待编码矩阵的前140行中的每一行的第1列至第140列的元素为第二数据包括的19600个比特中的部分比特，该待编码矩阵的前140列中的每一列的第1行至第140行的元素为第二数据包括的19600个比特中的部分比特，即该第二数据包括的19600个比特中的任意一个比特均为该待编码矩阵中的一个唯一的元素。
该待编码矩阵的前140行中的每一行的第141至142列的元素为根据该待编码矩阵中的相同行的比特生成的第一校验位与第二校验位，该待编码矩阵的前140列中的每一列的第141至142行的元素为根据该待编码矩阵中的相同列的比特生成的第一校验位与第二校验位。
例如，该待编码矩阵的第1行中第141至142列的元素为根据该待编码矩阵中的第1行的第1至140列比特生成的第一校验位与第二校验位，该待编码矩阵的第1列中第141至142行的元素为根据该待编码矩阵中的第1列的第1至140行比特生成的第一校验位与第二校验位。
该待编码矩阵的第141列中的第141行与第142行的元素为根据该第141列中的前140行的元素生成的第一校验位与第二校验位，该待编码矩阵的第142列中的第141行与第142行的元素为根据该第142列中的前140行的元素生成的第一校验位与第二校验位；或者，该待编码矩阵的第141行中的第141列与第142列的元素为根据该第141行中的前140列的元素生成的第一校验位与第二校验位，该待编码矩阵的第142行中的第141列与第142列的元素为根据该第142行中的前140列的元素生成的第一校验位与第二校验位。
其中，待编码矩阵的第141至第142行中的第141至142列的元素如图6中的ChecksOn Checks1区域所示。
将该待编码矩阵中的前140行中的每一行或该前140列中的每一列的140个比特表示为{c1，c2......，c140}，则根据每一行或每一列的140个比特生成的第一校验位可以表示为：
Figure GPA0000278013300000131
根据每一行或每一列的140个比特生成的第二校验位可以表示为：
Figure GPA0000278013300000132
编码设备对待编码矩阵中的每一行、每一列的142的比特均使用BCH编码方式进行编码，编码时在每一行与每一列中加入24个BCH校验位，即，经过BCH编码方式编码后，生成的第二编码序列对应的矩阵为166×166，第二编码序列的比特数目也是27556。
其中，该166×166矩阵中的第143至166行中的每一行的第143至166列的元素可以是根据相同行的前142列元素生成的BCH校验位，或者，该166×166矩阵中的第143至166列中的每一列的第143至166行的元素可以是根据相同列的前142行元素生成的BCH校验位。
其中，待编码矩阵的第143至第166行中的第143至166列的元素如图6中的ChecksOn Checks2区域所示。
需要说明的是，上述仅以针对该待编码矩阵的每一行或每一列生成一个第一校验位与一个偶数位奇偶位奇偶校验位为例进行说明，但本申请实施例并不限定于此，例如，还可以针对该待编码矩阵的每一行或每一列生成大于两个的其他类型校验位。
如图6所示，编码设备将第一编码序列包括的27556个比特作为输入信号的高位，并将第二编码序列包括的27556个比特作为输入信号的低位进行PAM-4调制，最终向解码设备发送调制后生成的长度为27556的符号序列。
需要说明的是，该第一数据包括的27436个比特与第二数据包括的19600个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特，本申请实施例对此不作特别限定。
通过对第一数据使用BCH编码方式进行编码，生成第一编码序列，在对第二数据使用乘积码编码方式进行编码之前，通过确定第二数据对应的140×140的矩阵中的每一行或每一列元素的校验值(即，第一校验位与第二校验位)，并对包含有该校验值的142×142的待编码矩阵使用乘积码编码方式进行编码，将最终生成的第二编码序列所包括的27556个比特作为输入信号的低位进行PAM-4调制，将生成的第一编码序列所包括的27556个比特作为输入信号的高位进行PAM-4调制，使得在冗余率为17％，误比特率(Bit Error，BER)为10-15时，编码增益达到10.5dB。
此外，对于上述包含的比特的数目之和为55112的第一编码序列与第二编码序列，在传输速率为100千兆比特每秒(GigaBit Per Second，Gbps)时，解码设备接收解调后的符号序列的时延约为0.5微秒(us)。
还需要说明的是，上述情况1中的列举的待编码数据包括的比特的数目、第一数据包括的比特的数目、第二数据包括的比特的数目、第一编码序列包括的比特的数目、第二编码序列包括的比特的数目、第一编码方式以及第二编码方式仅为示例性说明，其他能够实现上述情况1中的效果的实现方法均落入本申请的保护范围内。
若对该待编码数据包括的47036个比特使用乘积码的编码方式进行编码，并对乘积码的每个分量码使用BCH的编码方式进行编码，且每个分量码包括的比特数为217，编码后的每个分量码包括的比特数为235，则获得的编码增益为9.6dB。
情况2
作为示例而非限定，该第一数据包括6448个比特，该第二数据包括5668个比特，编码设备对该第一数据使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为6500，对该第二数据使用BCH编码方式进行编码，生成的第二编码序列包括的比特的数目为6500。
具体地，该待编码数据包括的比特的数目为12116，编码设备对该12116个比特中的6448个比特使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为6500，该第一编码序列包括6448个信息位与52个校验位，纠错能力t为4，将该第一编码序列记为BCH2(6500，6448，t＝4)。
编码设备对该12116个比特中除该6448个比特外的5668个比特使用BCH编码方式进行编码，生成的第二编码序列包括的比特的数目为6500，该第二编码序列包括5668个信息位与832个校验位，纠错能力t为64，将该第二编码序列记为BCH3(6500，5668，t＝64)。
如图7所示，编码设备将第一编码序列包括的6500个比特作为输入信号的高位，并将第二编码序列包括的6500个比特作为输入信号的低位进行PAM-4调制，最终向解码设备发送调制后生成的长度为6500的符号序列。
需要说明的是，该第一数据包括的6448个比特与第二数据包括的5668个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特，本申请实施例对此不作特别限定。
通过使得第一数据包括6448个比特，使得第二数据包括5668个比特，并使得通过BCH编码方式分别对该第一数据与该第二数据编码后生成的第一编码序列与第二编码序列包括的比特的数目均为6500，将该第一编码序列作为PAM-4调制时的高位，将该第二编码序列作为PAM-4调制时的低位，使得在冗余率为7％，BER为10-15时，编码增益达到8.6dB。
若对该待编码数据包括的12116个比特使用BCH的编码方式进行编码，编码后获得的编码序列包括的比特数为13021，则获得的编码增益为8.3dB。
此外，对于上述包含的比特的数目之和为13000的第一编码序列与第二编码序列，在传输速率为100Gbps时，解码设备接收解调后的符号序列的时延约为100纳秒(ns)。
还需要说明的是，上述情况2中的列举的待编码数据包括的比特的数目、第一数据包括的比特的数目、第二数据包括的比特的数目、第一编码序列包括的比特的数目、第二编码序列包括的比特的数目、第一编码方式以及第二编码方式仅为示例性说明，其他能够实现上述情况2中的效果的实现方法均落入本申请的保护范围内。
情况3
作为示例而非限定，该第一数据包括5324个比特，该第二数据包括4700个比特，编码设备对该第一数据使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为5376，对该第二数据使用BCH编码方式进行编码，生成的第二编码序列包括的比特的数目为5376。
具体地，该待编码数据包括的比特的数目为10024，编码设备对该10024个比特中的5324个比特使用BCH编码方式进行编码，生成的第一编码序列包括的比特的数目为5376，该第一编码序列包括5324个信息位与52个校验位，纠错能力t为4，将该第一编码序列记为BCH4(5376，5324，t＝4)。
编码设备对该10024个比特中除该5324个比特外的4700个比特使用BCH编码方式进行编码，生成的第二编码序列包括的比特的数目为5376，该第二编码序列包括4700个信息位与676个校验位，纠错能力t为52，将该第二编码序列记为BCH5(5376，4700，t＝52)。
如图8所示，编码设备将第一编码序列包括的5376个比特输入信号的高位，并将第二编码序列包括的5376个比特输入信号的低位进行PAM-4调制，最终向解码设备发送调制后生成的长度为5376的符号序列。
需要说明的是，该第一数据包括的5324个比特与第二数据包括的4700个比特均可以为待编码数据中的一段连续的比特，也可以是为待编码数据中的一段不连续的比特，本申请实施例对此不作特别限定。
通过使得第一数据包括5324比特，使得第二数据包括4700个比特，并使得通过BCH编码方式分别对该第一数据与该第二数据编码后生成的第一编码序列与第二编码序列包括的比特的数目均为5376，将该第一编码序列作为PAM-4调制时的高位，将该第二编码序列作为PAM-4调制时的低位，使得在冗余率为7％，BER为10-15时，编码增益达到8.45dB。
若对该待编码数据包括的10024个比特使用BCH的编码方式进行编码，编码后获得的编码序列包括的比特数为10724，则获得的编码增益为8.1dB。
此外，对于上述包含的比特的数目之和为10752的第一编码序列与第二编码序列，在传输速率为100Gbps时，解码设备接收解调后的符号序列的时延约为100纳秒(ns)。
还需要说明的是，上述情况3中的列举的待编码数据包括的比特的数目、第一数据包括的比特的数目、第二数据包括的比特的数目、第一编码序列包括的比特的数目、第二编码序列包括的比特的数目、第一编码方式以及第二编码方式仅为示例性说明，其他能够实现上述情况3中的效果的实现方法均落入本申请的保护范围内。
图9是本申请实施例提供的解码方法200的示意性流程图，该方法200包括201、202、203、204以及205，该方法200由解码设备执行。举例来说，所述解码设备可以是图1中的网络设备20。具体地，图3中的端口5可以用于执行方法200。
201，接收第一符号序列，该第一符号序列是第二符号序列经由传输介质传输到该解码设备生成的，该第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，该输入信号包含第一编码序列与第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
举例来说，解调电路14可以用于执行201。解调电路14可以是PAM-4解调器。所述第一符号序列可以是调制电路13生成的符号序列。所述第一符号序列可以是电信号形式的符号序列，也可以是光信号形式的符号序列。具体地，解调电路14可以经由传输介质接收来自调制电路13的符号序列。在一种可能的实现方式中，当所述第一符号序列是光信号形式的符号序列时，端口5中可以包含电光转换器。所述电光转换器可以对光信号形式的第一符号序列转换为电信号形式的第一符号序列。进而，所述电光转换器可以向解调电路14提供电信号形式的第一符号序列。
具体地，解码设备接收第一符号序列，该第一符号序列为编码设备发送的符号序列(例如，第二符号序列)经过传输介质传输到该解码设备后生成的，该第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，该输入信号包含第一编码序列与第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
202，对该第一符号序列进行解调，获得第一待解码序列。
举例来说，解调电路14可以用于执行202。解调电路14的输出信号包含第一待解码序列。第一待解码序列对应输出信号的高位。
203，对该第一待解码序列使用第一解码方式进行解码，获得第一数据。
具体地，解码设备在接收到该第一符号序列后，对该第一符号序列进行解调，获得第一待解码序列，该第一待解码序列为第一编码序列经过传输介质传输后对应的序列，并对该第一待解码序列进行解码，获得编码之前的第一数据。
举例来说，FEC解码器15可以用于执行203。段1可以是所述第一数据。
204，对该第一符号序列进行解调，获得第二待解码序列，该第一待解码序列包括的比特的数目与该第二待解码序列包括的比特的数目相等。
举例来说，解调电路14可以用于执行204。解调电路14的输出信号包含第二待解码序列。第二待解码序列对应输出信号的低位。
205，对该第二待解码序列使用第二解码方式进行解码，获得第二数据，该第一数据包括的比特的数目大于该第二数据包括的比特的数目。
举例来说，FEC解码器16以用于执行205。段2可以是所述第二数据。
具体地，解码设备在接收到该第一符号序列后，对该第一符号序列进行解调，获得第二待解码序列，该第二待解码序列为第二编码序列经过传输介质传输后对应的序列，并对该第二待解码序列进行解码，获得编码之前的第二数据。
作为一种可选地实现方式，解码设备对该第一符号序列进行解调，获得该第一待解码序列，包括：根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列。
具体地，编码设备对第一符号序列进行解调，首先获得第二待解码序列，并对该第二待解码序列进行解码，获得第二数据，并根据该第二数据对该第一符号序列进行解调，获得第一待解码序列。
作为一种可选地实现方式，根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列包括：根据该第二数据中的第一比特，确定第一幅度以及第二幅度，该第一幅度等于当输入信号的低位和高位分别等于该第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，该第二幅度等于当输入信号的低位和高位分别等于该第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；确定第一绝对值和第二绝对值，该第一绝对值等于第一符号的幅度与该第一幅度的差值的绝对值，该第二绝对值等于该第一符号的幅度与该第二幅度的差值的绝对值，该第一符号为该第一符号序列中与该第一比特对应的符号；当该第一绝对值小于该第二绝对值时，确定该第一数据中的第二比特的值等于1，该第二比特为与该第一比特对应的比特；当该第一绝对值大于该第二绝对值时，确定该第一数据中的第二比特的值等于0，该第二比特为与该第一比特对应的比特。
由于该第二符号序列在传输过程中可能发生偏差(例如，相位可能发生变化)，因此，本申请中将待传输的符号序列称为第二符号序列。将解码设备接收到的符号序列称为第一符号序列。
需要说明的是，上述第二比特为与第一比特对应的比特，是指将该第一比特作为低位，将该第二比特作为高位进行PAM-4调制，进而得到第二符号序列中的一个符号。
该第一符号是该第一符号序列中的一个符号，且该第一符号是该第二符号序列中由第一比特与该第二比特调制得到的符号经由传输介质传输到解码设备后得到的符号。
具体地，编码设备向解码设备发送的第二符号序列中的符号的幅度依次为-3，-1，1，3，幅度-3，-1，1，3分别与调制器的输入信号的值0，1，2，3一一对应。其中，当输入信号的值等于0时，调制器的输入信号的低位和高位都为0。当输入信号的值等于1时，调制器的输入信号的低位和高位分别是1和0。当输入信号的值等于2时，调制器的输入信号的低位和高位分别是0和1。当输入信号的值等于3时，调制器的输入信号的低位和高位都为1。第二符号序列在传输过程中可能会发生错误，例如，解码设备接收到的第一符号序列中的符号的幅度依次为-3，-1，1.1，3。可以看出，幅度等于1的符号在传输过程中发生了错误，解码设备接收到的符号的幅度为1.1。
解码设备对该幅度为1.1的符号进行解调时，首先确定该1.1与-3，-1，1，3中的1的差值最小。因此，解码设备将该幅度为1的符号对应的输入信号的低位(即比特0)确定该第二待解码序列中与幅度为1.1的符号对应输入信号的低位的值为0。接着，解码设备对包含与幅度为1.1的符号对应输入信号的低位(值为0)的第二待解码序列通过第二解码方式进行解码解码后确定低位比特为0可能是正确的，或者，也有可能是错误的，如果是错误的，则将该低位比特0纠正为比特1。
下面假设解码后确定低位比特为0是正确的进行说明。
解码设备在幅度为1.1的符号对应的输入信号的低位为0后，从该-3，-1，1，3中确定幅度为1.1的符号对应的输入信号的值只有可能是0或者2，不可能是1或者3。因为，当输入信号的值等于1或者3时，输入信号的低位等于1。输入信号的值等于0时，该输入信号对应的符号的幅度是-3(例如，第一幅度)。输入信号的值等于2时，该输入信号对应的符号的幅度是1(例如，第二幅度)。因此，解码设备只需要将幅度1.1分别与幅度-3以及幅度1进行比较。解码设备不需要将幅度1.1与幅度-1进行比较。解码设备也不需要将幅度1.1与幅度3进行比较。因此，上述方案有助于降低解码设备的操作的复杂性。1.1与1的差的绝对值小于1.1与-3的差的绝对值。因此，解码设备可以确定输入信号的高位是0(例如，第二比特)。由于解码后确定低位比特为0的可靠度是比较高的，因此，根据该低位比特解码后确定的高位比特的可靠度也比较高。
解码设备按照上述确定第二比特的方法，便可以确定第一待解码序列，根据第一解码方式对该第一待解码序列进行解码，便可以获得编码前的第二数据。
作为示例而非限定，该第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，该第二解码方式为乘积码解码方式或BCH解码方式。
作为示例而非限定，解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为6500，获得的该第二待解码序列包括的比特的数目为6500，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为5376，获得的该第二待解码序列包括的比特的数目为5376，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为27556，获得的该第二待解码序列包括的比特的数目为27556。
作为示例而非限定，当该第一待解码序列包括的比特的数目为6500，该第二待解码序列包括的比特的数目为6500时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括6448个比特，获得的该第二数据包括5668个比特，或
当该第一待解码序列包括的比特的数目为5376，该第二待解码序列包括的比特的数目为5376时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括5324个比特，获得的该第二数据包括4700个比特，或
当该第一待解码序列包括的比特的数目为27556，该第二待解码序列包括的比特的数目为27556时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括27436个比特，获得的该第二数据包括19600个比特。
上文结合图1、图2、图3以及图5至图9，描述了本申请实施例提供的技术方案，下面结合图10至图13描述本申请实施例提供的编码装置与编码设备。
图10为本申请实施例提供的编码装置300的示意性框图，该编码装置300包括处理模块310与收发模块320。
举例来说，编码装置300可以用于执行图4所示的方法。编码装置300可以是图1中的网络设备10。
处理模块310，用于对第一数据使用第一编码方式进行编码，生成第一编码序列。
举例来说，处理模块310可以包括图2中的FEC编码器11、FEC编码器12以及调制电路13。具体地，FEC编码器11可以对第一数据进行编码。
该处理模块310，还用于对第二数据使用第二编码方式进行编码，生成第二编码序列，该第一数据包括的比特的数目大于该第二数据包括的比特的数目，该第一编码序列包括的比特的数目与该第二编码序列包括的比特的数目相等。
举例来说，FEC编码器12可以对第二数据进行编码。
该处理模块310，还用于对输入信号进行四进制脉冲幅度调制PAM-4调制，生成符号序列，该输入信号包含该第一编码序列与该第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
举例来说，调制电路13可以对输入信号进行PAM-4调制，生成符号序列。
收发模块320，用于发送该符号序列。
举例来说，调制电路13可以是包括收发模块320。
可选地，该第一数据包括6448个比特，该第二数据包括5668个比特，或，该第一数据包括5324个比特，该第二数据包括4700个比特，或，该第一数据包括27436个比特，该第二数据包括19600个比特。
可选地，当该第一数据包括6448个比特，该第二数据包括5668个比特时，该第一编码序列包括的比特的数目为6500，该第二编码序列包括的比特的数目为6500，或，当该第一数据包括5324个比特，该第二数据包括4700个比特时，该第一编码序列包括的比特的数目为5376，该第二编码序列包括的比特的数目为5376，或，当该第一数据包括27436个比特，该第二数据包括19600个比特时，该第一编码序列包括的比特的数目为27556，该第二编码序列包括的比特的数目为27556。
可选地，该第一编码方式为BCH编码方式，该第二编码方式为乘积码编码方式或BCH编码方式。
可选地，该第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，该待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，该待编码矩阵中的第1至n行中的每一行的第1至n列的元素为该第二数据中的比特，该待编码矩阵中的第i行的第n+1至n+m列的元素为根据该待编码矩阵中的第i行的比特生成的校验值所包括的m个比特，该待编码矩阵中的第j列的第n+1至n+m行的元素为根据该待编码矩阵中的第j列的比特生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n，
该待编码矩阵中的第k列的第n+1至n+m行的元素为根据该待编码矩阵中的第p列的第1至n行的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，该待编码矩阵中的第k行的第n+1至n+m列的元素为根据该待编码矩阵中的第p行的第1至n列的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
可选地，该m个比特包括第一校验位与第二校验位，该第一校验位是根据该待编码矩阵中的第i行的第1至n列的所有元素或该待编码矩阵中的第i列的第1至n行的所有元素生成的奇偶校验位，该第二校验位是根据该待编码矩阵中的第i行的第1至n列中的偶数列的元素或该待编码矩阵中的第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
可选地，该n的取值为140，该m的取值为2。
应理解，本发明实施例中的处理模块310可以由处理器或处理器相关电路组件实现，收发模块320可以由收发器或收发器相关电路组件实现。
图11为本申请实施例提供的解码装置400的示意性框图，该编码装置400包括收发模块410与处理模块420。
举例来说，解码装置400可以用于执行图9所示的方法。解码装置400可以是图1中的网络设备20。
收发模块410，用于接收第一符号序列，该第一符号序列是第二符号序列经由传输介质传输到该解码设备生成的，该第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，该输入信号包含第一编码序列与第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
举例来说，解调电路14可以用于实现收发模块410。
处理模块420，用于对该第一符号序列进行解调，获得第一待解码序列。
举例来说，解调电路14可以用于实现处理模块420。具体地，解调电路14可以对第一符号序列进行解调，获得第一待解码序列。
处理模块420，还用于对该第一待解码序列使用第一解码方式进行解码，获得第一数据。
举例来说，FEC解码器15可以用于实现处理模块420。具体地，FEC解码器15可以对第一待解码序列进行解码。
处理模块420，还用于对该第一符号序列进行解调，获得第二待解码序列，该第一待解码序列包括的比特的数目与该第二待解码序列包括的比特的数目相等。
举例来说，解调电路14可以对第一符号序列进行解调，获得第二待解码序列。解调电路14的输出信号包括第一待解码序列以及第二待解码序列。所述第一待解码序列对应输出信号的高位。所述第二待解码序列对应输出信号的低位。
处理模块420，还用于对该第二待解码序列使用第二解码方式进行解码，获得第二数据，该第一数据包括的比特的数目大于该第二数据包括的比特的数目。
举例来说，FEC解码器16可以用于实现处理模块420。具体地，FEC解码器16可以对第二待解码序列进行解码。
可选地，处理模块420，还用于根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列。
可选地，处理模块420，还用于根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列包括：根据该第二数据中的第一比特，确定第一幅度以及第二幅度，该第一幅度等于当输入信号的低位和高位分别等于该第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，该第二幅度等于当输入信号的低位和高位分别等于该第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；确定第一绝对值和第二绝对值，该第一绝对值等于第一符号的幅度与该第一幅度的差值的绝对值，该第二绝对值等于该第一符号的幅度与该第二幅度的差值的绝对值，该第一符号为该第一符号序列中与该第一比特对应的符号；当该第一绝对值小于该第二绝对值时，确定该第一数据中的第二比特的值等于1，该第二比特为与该第一比特对应的比特；当该第一绝对值大于该第二绝对值时，确定该第一数据中的第二比特的值等于0，该第二比特为与该第一比特对应的比特。
可选地，该第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，该第二解码方式为乘积码解码方式或BCH解码方式。
可选地，解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为6500，获得的该第二待解码序列包括的比特的数目为6500，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为5376，获得的该第二待解码序列包括的比特的数目为5376，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为27556，获得的该第二待解码序列包括的比特的数目为27556。
可选地，当该第一待解码序列包括的比特的数目为6500，该第二待解码序列包括的比特的数目为6500时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括6448个比特，获得的该第二数据包括5668个比特，或
当该第一待解码序列包括的比特的数目为5376，该第二待解码序列包括的比特的数目为5376时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括5324个比特，获得的该第二数据包括4700个比特，或
当该第一待解码序列包括的比特的数目为27556，该第二待解码序列包括的比特的数目为27556时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括27436个比特，获得的该第二数据包括19600个比特。
应理解，本发明实施例中的处理模块420可以由处理器或处理器相关电路组件实现，收发模块410可以由收发器或收发器相关电路组件实现。
图12为本申请实施例提供的编码设备500的示意性框图，该编码设备500包括编码电路510、调制电路520与发送电路530。
编码电路510，用于对第一数据使用第一编码方式进行编码，生成第一编码序列。
该编码电路510，还用于对第二数据使用第二编码方式进行编码，生成第二编码序列，该第一数据包括的比特的数目大于该第二数据包括的比特的数目，该第一编码序列包括的比特的数目与该第二编码序列包括的比特的数目相等。
该调制电路520，用于对输入信号进行四进制脉冲幅度调制PAM-4调制，生成符号序列，该输入信号包含该第一编码序列与该第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位；
发送电路530，用于发送该符号序列。
可选地，该第一数据包括6448个比特，该第二数据包括5668个比特，或，该第一数据包括5324个比特，该第二数据包括4700个比特，或，该第一数据包括27436个比特，该第二数据包括19600个比特。
可选地，当该第一数据包括6448个比特，该第二数据包括5668个比特时，该第一编码序列包括的比特的数目为6500，该第二编码序列包括的比特的数目为6500，或，当该第一数据包括5324个比特，该第二数据包括4700个比特时，该第一编码序列包括的比特的数目为5376，该第二编码序列包括的比特的数目为5376，或，当该第一数据包括27436个比特，该第二数据包括19600个比特时，该第一编码序列包括的比特的数目为27556，该第二编码序列包括的比特的数目为27556。
可选地，该第一编码方式为BCH编码方式，该第二编码方式为乘积码编码方式或BCH编码方式。
可选地，该第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，该待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，该待编码矩阵中的第1至n行中的每一行的第1至n列的元素为该第二数据中的比特，该待编码矩阵中的第i行的第n+1至n+m列的元素为根据该待编码矩阵中的第i行的比特生成的校验值所包括的m个比特，该待编码矩阵中的第j列的第n+1至n+m行的元素为根据该待编码矩阵中的第j列的比特生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n，
该待编码矩阵中的第k列的第n+1至n+m行的元素为根据该待编码矩阵中的第p列的第1至n行的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，该待编码矩阵中的第k行的第n+1至n+m列的元素为根据该待编码矩阵中的第p行的第1至n列的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
可选地，该m个比特包括第一校验位与第二校验位，该第一校验位是根据该待编码矩阵中的第i行的第1至n列的所有元素或该待编码矩阵中的第i列的第1至n行的所有元素生成的奇偶校验位，该第二校验位是根据该待编码矩阵中的第i行的第1至n列中的偶数列的元素或该待编码矩阵中的第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
可选地，该n的取值为140，该m的取值为2。
图13为本申请实施例提供的解码设备600的示意性框图，该解码设备600包括接收电路610、解调电路620与解码电路630。
接收电路610，用于接收第一符号序列，该第一符号序列是第二符号序列经由传输介质传输到该解码设备生成的，该第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，该输入信号包含第一编码序列与第二编码序列，该第一编码序列对应该输入信号的高位，该第二编码序列对应该输入信号的低位。
解调电路620，用于对该第一符号序列进行解调，获得第一待解码序列。
解码电路630，还用于对该第一待解码序列使用第一解码方式进行解码，获得第一数据。
解调电路620，还用于对该第一符号序列进行解调，获得第二待解码序列，该第一待解码序列包括的比特的数目与该第二待解码序列包括的比特的数目相等。
解码电路630，还用于对该第二待解码序列使用第二解码方式进行解码，获得第二数据，该第一数据包括的比特的数目大于该第二数据包括的比特的数目。
可选地，解调电路620，还用于根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列。
可选地，解调电路620，还用于根据该第二数据中的第一比特，确定第一幅度以及第二幅度，该第一幅度等于当输入信号的低位和高位分别等于该第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，该第二幅度等于当输入信号的低位和高位分别等于该第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；确定第一绝对值和第二绝对值，该第一绝对值等于第一符号的幅度与该第一幅度的差值的绝对值，该第二绝对值等于该第一符号的幅度与该第二幅度的差值的绝对值，该第一符号为该第一符号序列中与该第一比特对应的符号；当该第一绝对值小于该第二绝对值时，确定该第一数据中的第二比特的值等于1，该第二比特为与该第一比特对应的比特；当该第一绝对值大于该第二绝对值时，确定该第一数据中的第二比特的值等于0，该第二比特为与该第一比特对应的比特。
可选地，该第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，该第二解码方式为乘积码解码方式或BCH解码方式。
可选地，解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为6500，获得的该第二待解码序列包括的比特的数目为6500，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为5376，获得的该第二待解码序列包括的比特的数目为5376，或
解码设备对该第一符号序列解调后获得的该第一待解码序列包括的比特的数目为27556，获得的该第二待解码序列包括的比特的数目为27556。
可选地，当该第一待解码序列包括的比特的数目为6500，该第二待解码序列包括的比特的数目为6500时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括6448个比特，获得的该第二数据包括5668个比特，或
当该第一待解码序列包括的比特的数目为5376，该第二待解码序列包括的比特的数目为5376时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括5324个比特，获得的该第二数据包括4700个比特，或
当该第一待解码序列包括的比特的数目为27556，该第二待解码序列包括的比特的数目为27556时，解码设备对该第一待解码序列进行解码后获得的该第一数据包括27436个比特，获得的该第二数据包括19600个比特。
应理解，本发明实施例中提及的处理器可以是中央处理单元(CentralProcessing Unit，CPU)，还可以是其他通用处理器、数字信号处理器(Digital SignalProcessor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
还应理解，本发明实施例中提及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(Random Access Memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(Static RAM，SRAM)、动态随机存取存储器(Dynamic RAM，DRAM)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double DataRate SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，DR RAM)。
需要说明的是，当处理器为通用处理器、DSP、ASIC、FPGA或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件时，存储器(存储模块)集成在处理器中。
应注意，本文描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (27)

1.一种编码方法，其特征在于，所述方法由编码设备执行，包括：
通过对第一数据使用第一编码方式进行编码，生成第一编码序列；
通过对第二数据使用第二编码方式进行编码，生成第二编码序列，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目，所述第一编码序列包括的比特的数目与所述第二编码序列包括的比特的数目相等；
通过对输入信号进行四进制脉冲幅度调制PAM-4调制，生成符号序列，所述输入信号包含所述第一编码序列与所述第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；
发送所述符号序列；
其中，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
所述第一数据包括27436个比特，所述第二数据包括19600个比特。
2.根据权利要求1所述的方法，其特征在于，当所述第一数据包括6448个比特，所述第二数据包括5668个比特时，所述第一编码序列包括的比特的数目为6500，所述第二编码序列包括的比特的数目为6500，或
当所述第一数据包括5324个比特，所述第二数据包括4700个比特时，所述第一编码序列包括的比特的数目为5376，所述第二编码序列包括的比特的数目为5376，或
当所述第一数据包括27436个比特，所述第二数据包括19600个比特时，所述第一编码序列包括的比特的数目为27556，所述第二编码序列包括的比特的数目为27556。
3.根据权利要求1或2所述的方法，其特征在于，所述第一编码方式为博斯-乔赫里-霍克文黑姆BCH编码方式，所述第二编码方式为乘积码编码方式或BCH编码方式。
4.根据权利要求3所述的方法，其特征在于，
所述第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，所述待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，所述待编码矩阵中的第1至n行与第1至n列的交叉的n2个元素分别为所述第二数据中的n2个比特，所述待编码矩阵中的第i行的第n+1至n+m列的m个元素为根据所述待编码矩阵中的第i行的第1至n列的n个元素生成的校验值所包括的m个比特，所述待编码矩阵中的第j列的第n+1至n+m行的元素为根据所述待编码矩阵中的第j列的第1至n行的n个元素生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n，
所述待编码矩阵中的第k列的第n+1至n+m行的m个元素为根据所述待编码矩阵中的第p列的第1至n行的n个元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，所述待编码矩阵中的第k行的第n+1至n+m列的m个元素为根据所述待编码矩阵中的第p行的第1至n列的n个元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
5.根据权利要求4所述的方法，其特征在于，所述m个比特包括第一校验位与第二校验位，所述第一校验位是根据所述待编码矩阵中的第i行的第1至n列的n个元素或所述待编码矩阵中的第i列的第1至n行的n个元素生成的奇偶校验位，所述第二校验位是根据所述待编码矩阵中的第i行的第1至n列中的偶数列的元素或所述待编码矩阵中的第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
6.根据权利要求4或5所述的方法，其特征在于，所述n的取值为140，所述m的取值为2。
7.一种解码方法，其特征在于，所述方法由解码设备执行，包括：
接收第一符号序列，所述第一符号序列是第二符号序列经由传输介质传输到所述解码设备生成的，所述第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，所述输入信号包含第一编码序列与第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；
对所述第一符号序列进行解调，获得第一待解码序列；
对所述第一待解码序列使用第一解码方式进行解码，获得第一数据；
对所述第一符号序列进行解调，获得第二待解码序列，所述第一待解码序列包括的比特的数目与所述第二待解码序列包括的比特的数目相等；
对所述第二待解码序列使用第二解码方式进行解码，获得第二数据，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目；
其中，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
所述第一数据包括27436个比特，所述第二数据包括19600个比特。
8.根据权利要求7所述的方法，其特征在于，所述对所述第一符号序列进行解调，获得所述第一待解码序列，包括：
根据所述第二数据对所述第一符号序列进行解调，获得所述第一待解码序列。
9.根据权利要求8所述的方法，其特征在于，根据所述第二数据对所述第一符号序列进行解调，获得所述第一待解码序列包括：
根据所述第二数据中的第一比特，确定第一幅度以及第二幅度，所述第一幅度等于当输入信号的低位和高位分别等于所述第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，所述第二幅度等于当输入信号的低位和高位分别等于所述第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；
确定第一绝对值和第二绝对值，所述第一绝对值等于第一符号的幅度与所述第一幅度的差值的绝对值，所述第二绝对值等于所述第一符号的幅度与所述第二幅度的差值的绝对值，所述第一符号为所述第一符号序列中与所述第一比特对应的符号；
当所述第一绝对值小于所述第二绝对值时，确定所述第一数据中的第二比特的值等于1，所述第二比特为与所述第一比特对应的比特；
当所述第一绝对值大于所述第二绝对值时，确定所述第一数据中的第二比特的值等于0，所述第二比特为与所述第一比特对应的比特。
10.根据权利要求7至9中任一项所述的方法，其特征在于，所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500，或
所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376，或
所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556。
11.根据权利要求10所述的方法，其特征在于，当所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500时，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
当所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376时，所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
当所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556时，所述第一数据包括27436个比特，所述第二数据包括19600个比特。
12.根据权利要求7至9中任一项所述的方法，其特征在于，所述第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，所述第二解码方式为乘积码解码方式或BCH解码方式。
13.一种编码设备，其特征在于，包括：编码电路、调制电路与发送电路；
所述编码电路，用于通过对第一数据使用第一编码方式进行编码，生成第一编码序列；
所述编码电路，还用于通过对第二数据使用第二编码方式进行编码，生成第二编码序列，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目，所述第一编码序列包括的比特的数目与所述第二编码序列包括的比特的数目相等；
所述调制电路，用于通过对输入信号进行四进制脉冲幅度调制PAM-4调制，生成符号序列，所述输入信号包含所述第一编码序列与所述第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；
所述发送电路，用于发送所述符号序列；
其中，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
所述第一数据包括27436个比特，所述第二数据包括19600个比特。
14.根据权利要求13所述的编码设备，其特征在于，当所述第一数据包括6448个比特，所述第二数据包括5668个比特时，所述第一编码序列包括的比特的数目为6500，所述第二编码序列包括的比特的数目为6500，或
当所述第一数据包括5324个比特，所述第二数据包括4700个比特时，所述第一编码序列包括的比特的数目为5376，所述第二编码序列包括的比特的数目为5376，或
当所述第一数据包括27436个比特，所述第二数据包括19600个比特时，所述第一编码序列包括的比特的数目为27556，所述第二编码序列包括的比特的数目为27556。
15.根据权利要求13或14所述的编码设备，其特征在于，所述第一编码方式为博斯-乔赫里-霍克文黑姆BCH编码方式，所述第二编码方式为乘积码编码方式或BCH编码方式。
16.根据权利要求15所述的编码设备，其特征在于，
所述第二编码序列是对待编码矩阵使用乘积码编码方式进行编码获得的，所述待编码矩阵为(n+m)×(n+m)矩阵，n≥2，m≥1，m、n均为整数，所述待编码矩阵中的第1至n行中的每一行的第1至n列的元素为所述第二数据中的比特，所述待编码矩阵中的第i行的第n+1至n+m列的元素为根据所述待编码矩阵中的第i行的比特生成的校验值所包括的m个比特，所述待编码矩阵中的第j列的第n+1至n+m行的元素为根据所述待编码矩阵中的第j列的比特生成的校验值所包括的m个比特，1≤i≤n，1≤j≤n，
所述待编码矩阵中的第k列的第n+1至n+m行的元素为根据所述待编码矩阵中的第p列的第1至n行的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m，或，所述待编码矩阵中的第k行的第n+1至n+m列的元素为根据所述待编码矩阵中的第p行的第1至n列的元素生成的校验值所包括的m个比特，n+1≤k≤n+m，n+1≤p≤n+m。
17.根据权利要求16所述的编码设备，其特征在于，所述m个比特包括第一校验位与第二校验位，所述第一校验位是根据所述待编码矩阵中的第i行的第1至n列的所有元素或所述待编码矩阵中的第i列的第1至n行的所有元素生成的奇偶校验位，所述第二校验位是根据所述待编码矩阵中的第i行的第1至n列中的偶数列的元素或所述待编码矩阵中的第i列的第1至n行中的偶数行的元素生成的奇偶校验位。
18.根据权利要求16或17所述的编码设备，其特征在于，所述n的取值为140，所述m的取值为2。
19.一种解码设备，其特征在于，包括：
接收电路，用于接收第一符号序列，所述第一符号序列是第二符号序列经由传输介质传输到所述解码设备生成的，所述第二符号序列为对输入信号进行四进制脉冲幅度调制PAM-4调制获得的，所述输入信号包含第一编码序列与第二编码序列，所述第一编码序列对应所述输入信号的高位，所述第二编码序列对应所述输入信号的低位；
解调电路，用于对所述第一符号序列进行解调，获得第一待解码序列；
解码电路，还用于对所述第一待解码序列使用第一解码方式进行解码，获得第一数据；
所述解码电路，还用于对所述第一符号序列进行解调，获得第二待解码序列，所述第一待解码序列包括的比特的数目与所述第二待解码序列包括的比特的数目相等；
所述解码电路，还用于对所述第二待解码序列使用第二解码方式进行解码，获得第二数据，所述第一数据包括的比特的数目大于所述第二数据包括的比特的数目；
其中，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
所述第一数据包括27436个比特，所述第二数据包括19600个比特。
20.根据权利要求19所述的解码设备，其特征在于，
所述解调电路，还用于根据所述第二数据对所述第一符号序列进行解调，获得所述第一待解码序列。
21.根据权利要求20所述的解码设备，其特征在于，
所述解调电路，用于根据该第二数据对该第一符号序列进行解调，获得该第一待解码序列包括：根据该第二数据中的第一比特，确定第一幅度以及第二幅度，该第一幅度等于当输入信号的低位和高位分别等于该第一比特和1时该输入信号被PAM-4调制得到的符号的幅度，该第二幅度等于当输入信号的低位和高位分别等于该第一比特和0时该输入信号被PAM-4调制得到的符号的幅度；
所述解调电路，还用于确定第一绝对值和第二绝对值，该第一绝对值等于第一符号的幅度与该第一幅度的差值的绝对值，该第二绝对值等于该第一符号的幅度与该第二幅度的差值的绝对值，该第一符号为该第一符号序列中与该第一比特对应的符号；
所述解调电路，还用于当该第一绝对值小于该第二绝对值时，确定该第一数据中的第二比特的值等于1，该第二比特为与该第一比特对应的比特；
所述解调电路，还用于当该第一绝对值大于该第二绝对值时，确定该第一数据中的第二比特的值等于0，该第二比特为与该第一比特对应的比特。
22.根据权利要求19至21中任一项所述的解码设备，其特征在于，所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500，或
所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376，或
所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556。
23.根据权利要求22所述的解码设备，其特征在于，当所述第一待解码序列包括的比特的数目为6500，所述第二待解码序列包括的比特的数目为6500时，所述第一数据包括6448个比特，所述第二数据包括5668个比特，或
当所述第一待解码序列包括的比特的数目为5376，所述第二待解码序列包括的比特的数目为5376时，所述第一数据包括5324个比特，所述第二数据包括4700个比特，或
当所述第一待解码序列包括的比特的数目为27556，所述第二待解码序列包括的比特的数目为27556时，所述第一数据包括27436个比特，所述第二数据包括19600个比特。
24.根据权利要求19至21中任一项所述的解码设备，其特征在于，所述第一解码方式为博斯-乔赫里-霍克文黑姆BCH解码方式，所述第二解码方式为乘积码解码方式或BCH解码方式。
25.一种系统，其特征在于，包括权利要求13-18任一项所述的编码设备和权利要求19-24任一项所述的解码设备。
26.一种芯片系统，包括存储器和处理器，其特征在于，所述存储器用于存储计算机程序，所述处理器用于从所述存储器中调用并运行所述计算机程序，使得安装有所述芯片系统的设备执行权利要求1-12任一项所述的方法。
27.一种计算机可读存储介质，存储有程序，其特征在于，所述程序被处理器执行时实现权利要求1-12任一项所述方法的步骤。
CN201880026154.4A 2018-02-14 2018-02-14 编解码方法、编解码装置及编解码设备 Active CN110521152B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/076906 WO2019157759A1 (zh) 2018-02-14 2018-02-14 编解码方法、编解码装置及编解码设备

Publications (2)

Publication Number Publication Date
CN110521152A CN110521152A (zh) 2019-11-29
CN110521152B true CN110521152B (zh) 2021-05-18

Family

ID=67619128

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880026154.4A Active CN110521152B (zh) 2018-02-14 2018-02-14 编解码方法、编解码装置及编解码设备

Country Status (4)

Country Link
US (1) US11121726B2 (zh)
EP (1) EP3745618B1 (zh)
CN (1) CN110521152B (zh)
WO (1) WO2019157759A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113965293B (zh) * 2021-10-22 2022-10-04 西安电子科技大学 基于rs编码最佳冗余位的pam4信号前向纠错方法
CN113794480B (zh) * 2021-11-16 2022-04-12 南京风兴科技有限公司 一种面向下一代以太网的伪乘积码编码方法及装置
CN115225202B (zh) * 2022-03-01 2023-10-13 南京大学 一种级联译码方法
CN115085922B (zh) * 2022-07-28 2022-12-13 南京曦光信息科技研究院有限公司 一种信道保密编码方法及解码方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103795493A (zh) * 2012-10-26 2014-05-14 阿尔特拉公司 用于改进编码的装置及关联方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004023691A (ja) * 2002-06-20 2004-01-22 Hitachi Kokusai Electric Inc 誤り訂正符号化／復号化方法及び送信装置及び受信装置
WO2006066445A1 (fr) * 2004-12-21 2006-06-29 Zte Corporation Systeme de modulation et de demodulation du codage, procede correspondant d'emission et de reception d'un signal
CN101043483A (zh) * 2006-03-20 2007-09-26 松下电器产业株式会社 一种基于低密度校验码的高阶编码调制方法
US8001441B2 (en) * 2006-11-03 2011-08-16 Sandisk Technologies Inc. Nonvolatile memory with modulated error correction coding
CN101989887B (zh) * 2009-07-31 2013-06-12 清华大学 一种编码调制方法、解调解码方法及系统
EP2498432B1 (en) 2011-03-11 2014-06-04 Knowledge Development for POF, S.L. Adaptative error correcting code for data communications over a plastic optical fibre
US9020346B2 (en) * 2012-09-11 2015-04-28 Inphi Corporation Optical communication interface utilizing coded pulse amplitude modulation
US9148252B2 (en) * 2013-01-11 2015-09-29 Broadcom Corporation Methods and systems for 2-dimensional forward error correction coding
CN105122688B (zh) * 2013-03-08 2017-06-30 颖飞公司 使用正交调幅的光学通信接口
US9674025B2 (en) * 2014-07-01 2017-06-06 International Business Machines Corporation 4-level pulse amplitude modulation transmitter architectures utilizing quadrature clock phases
EP3046276B1 (en) 2015-01-14 2018-03-14 Knowledge Development for POF, S.L. Two-level coset coding scheme for gigabit Ethernet over plastic optical fibre
CN107683592B (zh) 2016-05-11 2020-10-23 华为技术有限公司 数据处理方法、装置和系统

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103795493A (zh) * 2012-10-26 2014-05-14 阿尔特拉公司 用于改进编码的装置及关联方法

Also Published As

Publication number Publication date
CN110521152A (zh) 2019-11-29
EP3745618A1 (en) 2020-12-02
WO2019157759A1 (zh) 2019-08-22
EP3745618B1 (en) 2024-05-01
US20200373942A1 (en) 2020-11-26
US11121726B2 (en) 2021-09-14
EP3745618A4 (en) 2021-01-20

Similar Documents

Publication Publication Date Title
CN110521152B (zh) 编解码方法、编解码装置及编解码设备
US10659192B2 (en) Apparatus and method for communicating data over an optical channel
TWI501579B (zh) 使用透過單播系統接收之增量冗餘以在廣播系統中接收資料的接收器與接收方法
US11233603B2 (en) High-speed ethernet coding
KR101247178B1 (ko) 연속한 동일한 숫자 감소를 위한 방법 및 시스템
US20220077958A1 (en) Data Transmission Method and Apparatus
US7778334B2 (en) Modulation scheme for communication environments
US20120216093A1 (en) Soft-decision non-binary ldpc coding for ultra-long-haul optical transoceanic transmissions
US6490260B1 (en) Transmitter with increased traffic throughput in digital mobile telecommunication system and method for operating the same
CN107005508B (zh) 数据处理方法和数据处理装置
US6678854B1 (en) Methods and systems for providing a second data signal on a frame of bits including a first data signal and an error-correcting code
RU2646346C2 (ru) Устройство и способ передачи и приема пакета с прямой коррекцией ошибок
AU691700B2 (en) Method and apparatus for indicating uncorrectable errors to a target
KR101967884B1 (ko) 방송 및 통신 시스템에서 패킷 송/수신 장치 및 방법
US20210367710A1 (en) Apparatus and method for sending side-channel bits on an ethernet cable
KR102181553B1 (ko) 전자장치에서 부호화 및 복호화를 위한 방법 및 장치
US8930799B1 (en) Methods and apparatus for correcting block-coded data errors with an error detection code
JPH07297817A (ja) データ伝送方式
US9774420B1 (en) Reed-solomon coding for 40GBASE-T ethernet
WO2019228349A1 (zh) 部分伪随机化处理方法、相应装置、设备及存储介质
KR100393769B1 (ko) 홈 피엔에이 모뎀의 잡음 제거 장치
CN113454962B (zh) 分布整形方法和分布解整形方法、编码器和解码器及传输系统
Vanhaverbeke et al. Binary erasure codes for packet transmission subject to correlated erasures
RU2389147C2 (ru) Схема модуляции для среды передачи данных
WO2020257960A1 (en) Transceiver architectures for high-rate optical communication

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant