CN110515561A - 一种适用于NVMe命名空间下双接口位址硬体架构 - Google Patents

一种适用于NVMe命名空间下双接口位址硬体架构 Download PDF

Info

Publication number
CN110515561A
CN110515561A CN201910794153.0A CN201910794153A CN110515561A CN 110515561 A CN110515561 A CN 110515561A CN 201910794153 A CN201910794153 A CN 201910794153A CN 110515561 A CN110515561 A CN 110515561A
Authority
CN
China
Prior art keywords
namespace
comparator
interface module
double nip
encryption
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910794153.0A
Other languages
English (en)
Other versions
CN110515561B (zh
Inventor
郭书玮
魏智汎
洪振洲
陈育鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Hua Cun Electronic Technology Co Ltd
Original Assignee
Jiangsu Hua Cun Electronic Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Hua Cun Electronic Technology Co Ltd filed Critical Jiangsu Hua Cun Electronic Technology Co Ltd
Priority to CN201910794153.0A priority Critical patent/CN110515561B/zh
Priority to PCT/CN2019/105141 priority patent/WO2021035804A1/zh
Publication of CN110515561A publication Critical patent/CN110515561A/zh
Application granted granted Critical
Publication of CN110515561B publication Critical patent/CN110515561B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)

Abstract

本发明公开了一种适用于NVMe命名空间下双接口位址硬体架构，此硬体比较共用模组架构主要是为了因应双接口不同的区块位址比较，并能支援配置成至多数个命名空间，而双接口设计，一接口为命名空间配置接口，另一接口为区域写入加解密接口，此设双接口计用来同时查询读取命名空间特征值与加解密特征值，有效地降低在指令操作之间转换的延迟时间，但两者查询区块位址定义不同，此设计接在整合记忆空间之前，整合双接口共用部份分开比较，并取用相对应的比较结果，大大降低硬体设计成本，此设计与未整合前的硬体相比，对应到每个命名空间可省下两个选择器与一套比较整合器。

Description

一种适用于NVMe命名空间下双接口位址硬体架构
技术领域
本发明涉及NVMe命名空间下双接口位址硬体架构技术领域，具体为一种适用于NVMe命名空间下双接口位址硬体架构。
背景技术
NVMe,或称非易失性内存主机控制器接口规范，是一个逻辑设备接口规范，此规范于充分利用快捷外设互联标准通道的低延时以及多线平行高速传输，还有现行通用处理器应用的操作并行性，摆脱过往控制器接口的速度限制，大幅度提升固态硬盘的读写传输速度。将闪存用户空间进行划分，可以分成数个独立的逻辑空间，如图3所示，每个逻辑空间就可以被定义为命名空间。由非易失性内存主机控制器接口规范中可以定义多数个命名空间，每个命名空间拥有独立的指令读写操作，如图4-5所示，而根据NVMe标准下，每笔指令都需要藉由查询相对逻辑区块位址来对应命名空间来查询各空间特征值，并确认其命名空间是否有效空间，同时也可利用查询相对逻辑区块位址在命名空间中保护加解密定义，用来读取加解密特征值，因此，亟待一种改进的技术来解决现有技术中所存在的这一问题。
发明内容
本发明的目的在于提供一种适用于NVMe命名空间下双接口位址硬体架构，适用于现行固态硬盘之非易失性内存主机控制器接口规范，与快捷外設互联标准互相支援，大幅度提高存储界面的传输速度，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种适用于NVMe命名空间下双接口位址硬体架构，包括命名空间配置接口模组、区域写入加解密接口模组、双接口整合比较器及整合记忆空间，所述命名空间配置接口模组及区域写入加解密接口模组分别与双接口整合比较器相连接，所述双接口整合比较器还与整合记忆空间相连接，所述整合记忆空间还分别与命名空间配置接口模组及区域写入加解密接口模组相连，所述双接口整合比较器内部设置有加法器、第一选择器、第二选择器、第一比较器、第二比较器、第三比较器及比较整合器，所述第一选择器与第一比较器相对应，所述第二选择器与第二比较器相对应，所述加法器与第三比较器相对应，所述第一比较器、第二比较器及第三比较器均与比较整合器相连。
优选的，所述命名空间配置接口模组及区域写入加解密接口模组用来同时查询读取命名空间特征值与加解密特征值。
优选的，所述第一选择器及第二选择器用于写入区域逻辑区块位址及命名空间输入起始位址。
优选的，所述加法器用于写入命名空间输入起始位址和命名空间输入位址区间。
优选的，其使用方法包括以下步骤：
步骤一：命名区间定义写入命名空间配置接口模组，区域写入命名空间定义写入区域写入加解密接口模组；
步骤二：命名空间配置接口模组和区域写入加解密接口模组将数据写入双接口整合比较器；
步骤三：区域逻辑区块位址分别写入第一选择器和第二选择器，命名空间输入起始位址分别写入第一选择器、第二选择器及加法器，命名空间输入起始区间写入加法器，命名空间原始起始位址写入第一比较器，命名空间原始结束位址分别写入第二比较器和第三比较器，第一选择器的数据写入第一比较器，第二选择器的数据写入第二比较器，最后，第一比较器、第二比较器及第三比较器将数据写入比较整合器；
步骤四：通过比较整合器将数据写入整合记忆空间，再由整合记忆空间将命名空间特征值与加解密特征值分别返回命名空间配置接口模组和区域写入加解密接口模组；
步骤五：通过命名空间配置接口模组及区域写入加解密接口模组将数据输入。
与现有技术相比，本发明的有益效果是：
（1）采用双接口设计，一接口为命名空间配置接口，另一接口为区域写入加解密接口，此设双接口计用来同时查询读取命名空间特征值与加解密特征值，有效地降低在指令操作之间转换的延迟时间。
（2）但两者查询区块位址定义不同，此设计接在整合记忆空间之前，整合双接口共用部份分开比较，并取用相对应的比较结果，大大降低硬体设计成本。
（3）此设计与未整合前的硬体相比，对应到每个命名空间可省下两个选择器与一套比较整合器。
附图说明
图1为本发明的结构示意图。
图2为双接口整合比较器结构（一个加法器， 两个选择器，三个比较器与一套比较整合器）示意图。
图3为传统硬体结构示意图。
图4为传统的命名空间配置比较器结构（两个比较器与一套比较整合器）示意图。
图5为传统的区域加解密比较器结构（两个比较器与一套比较整合器）示意图。
图中：命名空间配置接口模组1、区域写入加解密接口模组2、双接口整合比较器3、整合记忆空间4、加法器5、第一选择器6、第二选择器7、第一比较器8、第二比较器9、第三比较器10、比较整合器11。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-2，本发明提供一种技术方案：一种适用于NVMe命名空间下双接口位址硬体架构，包括命名空间配置接口模组1、区域写入加解密接口模组2、双接口整合比较器3及整合记忆空间4，命名空间配置接口模组1及区域写入加解密接口模组2分别与双接口整合比较器3相连接，双接口整合比较器3还与整合记忆空间4相连接，整合记忆空间4还分别与命名空间配置接口模组1及区域写入加解密接口模组2相连，双接口整合比较器3内部设置有加法器5、第一选择器6、第二选择器7、第一比较器8、第二比较器9、第三比较器10及比较整合器11，第一选择器6与第一比较器8相对应，第二选择器7与第二比较器9相对应，加法器5与第三比较器10相对应，第一比较器8、第二比较器9及第三比较器10均与比较整合器11相连。
其中，命名空间配置接口模组1及区域写入加解密接口模组2用来同时查询读取命名空间特征值与加解密特征值。
其中，第一选择器6及第二选择器7用于写入区域逻辑区块位址及命名空间输入起始位址。
其中，加法器5用于写入命名空间输入起始位址和命名空间输入位址区间。
一种适用于NVMe命名空间下双接口位址硬体架构，其使用方法包括以下步骤：
步骤一：命名区间定义写入命名空间配置接口模组1，区域写入命名空间定义写入区域写入加解密接口模组2；
步骤二：命名空间配置接口模组1和区域写入加解密接口模组2将数据写入双接口整合比较器3；
步骤三：区域逻辑区块位址分别写入第一选择器6和第二选择器7，命名空间输入起始位址分别写入第一选择器6、第二选择器7及加法器5，命名空间输入起始区间写入加法器5，命名空间原始起始位址写入第一比较器8，命名空间原始结束位址分别写入第二比较器9和第三比较器10，第一选择器6的数据写入第一比较器8，第二选择器7的数据写入第二比较器9，最后，第一比较器8、第二比较器9及第三比较器10将数据写入比较整合器11；
步骤四：通过比较整合器11将数据写入整合记忆空间4，再由整合记忆空间4将命名空间特征值与加解密特征值分别返回命名空间配置接口模组1和区域写入加解密接口模组2；
步骤五：通过命名空间配置接口模组1及区域写入加解密接口模组2将数据输入。
对应NVMe指令集都需要利用逻辑区块位址查询命名空间特征值与加解密特征值，其逻辑区块位址坐落并整合在整合记忆空间，而其查询位址过程会根据命名空间建立的数量，进而提高相对得硬体比较成本。此发明提供命名空间特征与加解密特征双接口硬体比较共用模组，能支援配置成至多数个命名空间，并支援双接口不同的比较位址，在比较查询过程中整合硬体比较共用，进而降低硬体成本。
此硬体比较共用模组架构主要是为了应双接口不同的区块位址比较，并能支援配置成至多数个命名空间，其命名空间区域接口进行检查并提供空间配置所需特征值，同时支援进阶加解密区域接口，提供指令所需之加解密资料。每一接口对应每个命名空间进行查询时都需使用数个比较器与比较整合器，双接口同时运行时，会付出极大的硬体成本，尤其当建置大数量的命名空间时，在这里提供双接口硬体比较整合共用，使其硬体成本降低。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (5)

1.一种适用于NVMe命名空间下双接口位址硬体架构，其特征在于：包括命名空间配置接口模组（1）、区域写入加解密接口模组（2）、双接口整合比较器（3）及整合记忆空间（4），所述命名空间配置接口模组（1）及区域写入加解密接口模组（2）分别与双接口整合比较器（3）相连接，所述双接口整合比较器（3）还与整合记忆空间（4）相连接，所述整合记忆空间（4）还分别与命名空间配置接口模组（1）及区域写入加解密接口模组（2）相连，所述双接口整合比较器（3）内部设置有加法器（5）、第一选择器（6）、第二选择器（7）、第一比较器（8）、第二比较器（9）、第三比较器（10）及比较整合器（11），所述第一选择器（6）与第一比较器（8）相对应，所述第二选择器（7）与第二比较器（9）相对应，所述加法器（5）与第三比较器（10）相对应，所述第一比较器（8）、第二比较器（9）及第三比较器（10）均与比较整合器（11）相连。
2.根据权利要求1所述的一种适用于NVMe命名空间下双接口位址硬体架构，其特征在于：所述命名空间配置接口模组（1）及区域写入加解密接口模组（2）用来同时查询读取命名空间特征值与加解密特征值。
3.根据权利要求1所述的一种适用于NVMe命名空间下双接口位址硬体架构，其特征在于：所述第一选择器（6）及第二选择器（7）用于写入区域逻辑区块位址及命名空间输入起始位址。
4.根据权利要求1所述的一种适用于NVMe命名空间下双接口位址硬体架构，其特征在于：所述加法器（5）用于写入命名空间输入起始位址和命名空间输入位址区间。
5.根据权利要求1所述的一种适用于NVMe命名空间下双接口位址硬体架构，其特征在于：其使用方法包括以下步骤：
步骤一：命名区间定义写入命名空间配置接口模组（1），区域写入命名空间定义写入区域写入加解密接口模组（2）；
步骤二：命名空间配置接口模组（1）和区域写入加解密接口模组（2）将数据写入双接口整合比较器（3）；
步骤三：区域逻辑区块位址分别写入第一选择器（6）和第二选择器（7），命名空间输入起始位址分别写入第一选择器（6）、第二选择器（7）及加法器（5），命名空间输入起始区间写入加法器（5），命名空间原始起始位址写入第一比较器（8），命名空间原始结束位址分别写入第二比较器（9）和第三比较器（10），第一选择器（6）的数据写入第一比较器（8），第二选择器（7）的数据写入第二比较器（9），最后，第一比较器（8）、第二比较器（9）及第三比较器（10）将数据写入比较整合器（11）；
步骤四：通过比较整合器（11）将数据写入整合记忆空间（4），再由整合记忆空间（4）将命名空间特征值与加解密特征值分别返回命名空间配置接口模组（1）和区域写入加解密接口模组（2）；
步骤五：通过命名空间配置接口模组（1）及区域写入加解密接口模组（2）将数据输入。
CN201910794153.0A 2019-08-27 2019-08-27 一种适用于NVMe命名空间下双接口位址硬体架构 Active CN110515561B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910794153.0A CN110515561B (zh) 2019-08-27 2019-08-27 一种适用于NVMe命名空间下双接口位址硬体架构
PCT/CN2019/105141 WO2021035804A1 (zh) 2019-08-27 2019-09-10 一种适用于NVMe命名空间下双接口位址硬体架构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910794153.0A CN110515561B (zh) 2019-08-27 2019-08-27 一种适用于NVMe命名空间下双接口位址硬体架构

Publications (2)

Publication Number Publication Date
CN110515561A true CN110515561A (zh) 2019-11-29
CN110515561B CN110515561B (zh) 2022-09-16

Family

ID=68628011

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910794153.0A Active CN110515561B (zh) 2019-08-27 2019-08-27 一种适用于NVMe命名空间下双接口位址硬体架构

Country Status (2)

Country Link
CN (1) CN110515561B (zh)
WO (1) WO2021035804A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841271A (zh) * 2005-03-31 2006-10-04 台均科技（深圳）有限公司 双接口存储卡读写装置
US20080052673A1 (en) * 2006-08-22 2008-02-28 Hass Jon R Accretion of Inter-Namespace Instances in Multi-Tenant CIMOM Environment
CN102752101A (zh) * 2011-04-22 2012-10-24 财团法人资讯工业策进会 阶层式数据加密/解密装置及其方法
CN109918324A (zh) * 2019-04-01 2019-06-21 江苏华存电子科技有限公司 一种适用于NVMe命名空间配置的双接口架构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9003071B2 (en) * 2013-03-13 2015-04-07 Futurewei Technologies, Inc. Namespace access control in NVM express PCIe NVM with SR-IOV
US10275361B2 (en) * 2017-05-31 2019-04-30 Seagate Technology Llc Managing multiple namespaces in a non-volatile memory (NVM)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841271A (zh) * 2005-03-31 2006-10-04 台均科技（深圳）有限公司 双接口存储卡读写装置
US20080052673A1 (en) * 2006-08-22 2008-02-28 Hass Jon R Accretion of Inter-Namespace Instances in Multi-Tenant CIMOM Environment
CN102752101A (zh) * 2011-04-22 2012-10-24 财团法人资讯工业策进会 阶层式数据加密/解密装置及其方法
CN109918324A (zh) * 2019-04-01 2019-06-21 江苏华存电子科技有限公司 一种适用于NVMe命名空间配置的双接口架构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘文国等: "基于FPGA的SATA硬盘加解密控制器设计", 《电子与封装》 *

Also Published As

Publication number Publication date
CN110515561B (zh) 2022-09-16
WO2021035804A1 (zh) 2021-03-04

Similar Documents

Publication Publication Date Title
US11182079B2 (en) Extended utilization area for a memory device
US10222993B2 (en) Storage device access using unprivileged software code
CN101526924B (zh) 一种优化数字信号处理芯片数据访问的方法
CN103019949A (zh) 一种写合并属性内存空间的分配方法及装置
WO2016176807A1 (zh) 一种dram刷新方法、装置和系统
US20170153974A1 (en) Dual space storage management system and data read/write method
CN101236774B (zh) 单端口存储器实现多端口存储功能的装置和方法
CN112035381A (zh) 一种存储系统及存储数据处理方法
CN103034454A (zh) 柔性闪存命令
JP2023045456A (ja) コンピュテーショナルストレージドライブ
CN110415163A (zh) 用于sar成像的数据矩阵转置方法和装置
CN111796759A (zh) 多平面上的片段数据读取的计算机可读取存储介质及方法
CN103778086B (zh) 一种基于粗粒度动态可重构系统的多模式数据访问装置及办法
CN105930287B (zh) 一种单片机超大数据外存扩展系统及其控制方法
CN109918324A (zh) 一种适用于NVMe命名空间配置的双接口架构
US7831758B2 (en) Accelerating input/output (IO) throughput on solid-state memory-based mass storage device
CN110515561A (zh) 一种适用于NVMe命名空间下双接口位址硬体架构
CN100383721C (zh) 一种异构双系统总线的对象存储控制器
CN101588404B (zh) 针对通用集成电路卡上多应用管理的实现方法及装置
CN114860158A (zh) 一种高速数据采集记录方法
CN110083311B (zh) 一种基于ssd描述符下发软硬件交互的方法及其系统
US8402245B2 (en) System and computer program product for dynamically resizing file systems
CN101848395A (zh) H.264/avc输入码流用解码器及其控制方法
CN112416825A (zh) 面向异构众核基于空间重排的数据传输方法
US8140807B2 (en) System and computer program product for dynamically resizing file systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20191129

Assignee: Zhongguancun Technology Leasing Co.,Ltd.

Assignor: JIANGSU HUACUN ELECTRONIC TECHNOLOGY Co.,Ltd.

Contract record no.: X2023980034103

Denomination of invention: A Dual Interface Address Hardware Architecture Suitable for NVMe Namespaces

Granted publication date: 20220916

License type: Exclusive License

Record date: 20230327

PE01 Entry into force of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: A Dual Interface Address Hardware Architecture Suitable for NVMe Namespaces

Effective date of registration: 20230329

Granted publication date: 20220916

Pledgee: Zhongguancun Technology Leasing Co.,Ltd.

Pledgor: JIANGSU HUACUN ELECTRONIC TECHNOLOGY Co.,Ltd.

Registration number: Y2023980036858