CN110502815A - 一种基于sketch的时钟约束规范语言方法 - Google Patents

Abstract

本发明公开了一种基于SKETCH的时钟约束规范语言方法，其特点是采用SKETCH综合工具，将不完整的CCSL规约和预期的系统时间行为通过编码生成SKETCH文件，自动生成补全的的CCSL规约，具体操作包括：Harness函数的编码生成、CCSL Expression操作符的编码、CCSL Expression时钟的编码，CCSL Relation操作符的编码，以及CCSL Relation时钟的编码。本发明与现有技术相比具有方法简单、易行，补全的CCSL规约较为完整、精确，为实时系统设计人员提供了有效的指导，极大地降低了嵌入式设计的成本。

Description

一种基于SKETCH的时钟约束规范语言方法

技术领域

本发明涉及计算机编程语言技术领域，尤其是一种基于SKETCH综合工具根据不完整的CCSL规约以及一些系统的预期时间行为而综合出完整的较为精确的时钟约束规范语言方法。

背景技术

基于高级编程语言（例如，SystemC），电子系统级设计（ESL）已经成为嵌入式系统设计的最高实现抽象。通过快速仿真和探索，电子系统级设计在设计初期提高了对期望系统的理解能力。然而，到目前为止，电子系统级设计本身并没有显著地降低其与更高的文本规范的差距。没有适当的规范规格要求（FSL），ESL设计的正确性仍然不能被严格保证。在此背景下，MARTE，一个用于实时和嵌入式系统建模和分析的UML概要文件得到了相当大的关注。作为MARTE的语言扩展，时钟约束规范语言（CCSL）实现了复杂嵌入式系统的精确时序行为建模。通过模拟事件的逻辑时钟，CCSL提出了一套全面的语法构造来捕获的因果关系和事件发生的时间之间的关系。

由于系统的时间行为复杂，使用形式化的方法人为地进行建模和分析，将是一件困难的事情。然而设计人员往往很少具备专业的形式化知识，难以写出较为精确的CCSL规约，只能设计出一些不完整的CCSL规约以及一些模拟系统行为的例子。虽然时钟约束规约语言（CCSL）在实时嵌入式系统的因果和时间定时行为验证中得到了广泛的研究，然而，由于形式化建模的专业知识有限，工程师们很难完全、准确地从基于自然语言的设计描述中归纳出CCSL规范。CCSL作为一种针对系统时间行为建模的形式化语言，已经被用于实时系统的设计中，同时已有学者实现CCSL语言自动化转换成为SystemC语言。但是由于实时系统自身的复杂性以及需求工程人员往往缺少形式化专业知识，完整且精确的设计系统的时间约束非常困难且往往需要大量成本。

发明内容

本发明的目的是针对现有技术的不足而设计的一种基于SKETCH的时钟约束规范语言方法，采用SKETCH综合工具，将不完整的CCSL规约以及一些系统预期时间行为（主要为时钟预期的滴答序列）通过编码生成SKETCH文件，在目标系统预期时间行为的指导下，促进CCSL规范的自动合成，设计人员只需要提供一个尚未补全的CCSL规约和一些预期的系统时间行为，就可通过转化规则，自动生成可以被SKETCH综合工具进行综合的SKETCH文件，从而综合出较为精准的CCSL规约，为实时系统设计人员提供了有效的指导，极大地降低了嵌入式设计的成本。

本发明的目的是这样实现的：一种基于SKETCH的时钟约束规范语言方法，其特点是采用SKETCH综合工具，将不完整的CCSL规约和预期的系统时间行为通过编码生成SKETCH文件，自动生成补全的的CCSL规约，其具体过程包括以下步骤：

（一）数据解析及封装

对不完整的CCSL规约和预期的系统时间行为的xml文件进行解析，并封装成相应的数据结构，所述数据结构为CCSL语法中Expression约束和Relation约束的数据结构，其每一时间行为数据结构为一个Trace列表。

（二）编码生成SKETCH文件

对步骤（一）生成的数据结构采用SKETCH编码为一个C语言的验证函数，并根据SKETCH的语法规则，对包含不完整的Expression约束和Relation约束的验证函数进行SKETCH编码，生成SKETCH工具可识别的C-Like代码，根据SKETCH语法规则将系统时间行为编码成为在assert中验证函数的输入，将其封装为一个harness函数，并编码生成SKETCH文件。

（三）生成完整的CCSL规约

对步骤（二）编码生成的SKETCH文件，使用SKETCH自动综合，整合生成较为完整且精确的CCSL规约。

所述CCSL规约和预期的系统时间行为采用XML的形式进行描述，并根据CCSL语法规则CCSL的XML分为expressions和relations两个节点，所述expressions节点包含多个expression子节点，表示CCSL中的一个Expression约束；所述relations节点包含多个relation子节点，表示CCSL中的一个Relation约束；所述预期的系统时间行为兼容CCSL模拟器TimeSquare的时间序列输出XML格式。

所述不完整的CCSL规约采用SKETCH编码的C-Like语言的验证函数，进行自动补全，将预期的系统时间行为编码成为验证函数的输入，并使用SKETCH语法assert保证SKETCH综合结果满足验证函数在预期行为下的输入和输出。

所述Expression约束为expression operator 和expression clock约束，并对其进行SKETCH编码。

所述Relation约束为relation operator和relation clock约束，并对其进行SKETCH编码。

所述预期的系统时间行为根据SKETCH语法，将其作为输入的验证函数编码的assert语句封装成SKETCH的入口harness函数，指导SKETCH综合。

本发明与现有技术相比具有只需要提供一个尚未补全的CCSL规约和一些预期的系统时间行为，就可通过转化规则生成可以被SKETCH综合工具进行综合的SKETCH文件，并调用SKETCH综合工具进行程序综合，从而综合出较为精准的CCSL规约，为设计人员提供指导，方法简单、易行，为实时系统设计人员提供了有效的指导，极大地降低了嵌入式设计的成本。

附图说明

图1为本发明流程示意图；

图2为 Parser模块结构图；

图3 为Encoder模块结构图。

具体实施方式

本发明在目标系统预期时间行为的指导下，促进CCSL规范的自动合成包括以下步骤：

步骤1：数据解析及封装

对输入的未补全的CCSL规约及预期系统时间行为的xml文件进行解析，并封装成相应的数据结构。对于CCSL规约数据结构分为Expression和Relation两种，分别对应了CCSL中的Expression约束和Relation约束，对于每一个时间行为数据结构为一个Trace列表。

该步骤中对CCSL规约以xml形式进行描述，分为expressions和relations两个子节点。expressions节点包含多个expression子节点，表示CCSL中的一个expression语句。expression包含五个属性：type、name、leftClock、rightClock以及addition分别表示对应的expression类型、生成的expression时钟的名称、expression语句中第一个时钟、expression语句中第二个时钟以及附加值（部分语句中包含数字）。根据expression种类不同，rightClock和addition属性可为空。Relations节点包含多个relation子节点，表示CCSL中的一个relation语句relation节点包含三个属性：type、leftClock和rightClock，分别表示对应的relation语句的类型、relation语句中第一个时钟和第二个时钟。对预期的时间行为通过使用CCSL模拟器TimeSquare生成的时间行为xml文件作为模板，记录了每一个时刻有哪些时钟tick，并且标记了当前tick为该时钟的第几次tick。

步骤2：编码生成SKETCH文件

对于步骤1生成的数据结构进行编码。我们将不完整的CCSL的补全问题转化为SKETCH编码的CCSL验证函数的综合问题。CCSL验证函数是CCSL规约的一种C语言的具体化表示。所以该步骤将步骤1中对于CCSL语法中的Expression和Relation的数据结构编码成为一个C语言的验证函数，同时根据SKETCH的语法规则，对包含不完整的Expression和Relation的验证函数进行SKETCH编码，生成SKETCH工具可识别的C-Like代码。根据SKETCH语法规则将系统时间行为编码成为在assert中验证函数的输入，并将这些assert封装为一个harness函数。最后将编码后的函数进行整合生成SKETCH文件。

该步骤中需要对系统预期时间行为进行编码，并生成SKETCH所需的harness函数，该函数将会作为SKETCH综合工具的入口。在步骤1中已经将时间预期行为封装成为若干个Trace数据结构的列表，并将每一个Trace列表中的每一个时钟的tick序列抽取成为若干个数组，每个数组对应一个时钟在该Trace列表中的tick序列，然后将这些数组作为验证函数（check函数）的输入。根据SKETCH语法，对于每一个Trace列表对应的check函数的调用使用assert语句添加约束，即令check函数的返回值为1，表示在该预期时间行为下，验证函数应返回验证通过。将上述生成的assert语句封装成为harness函数，该函数将作为SKETCH的入口，指导SKETCH综合出满足所有assert语句的check函数。未补全的CCSL规约分为四种：expression 操作符、expression 时钟、relation 操作符和relation时钟。本发明对四种类型的未补全的CCSL规则进行了编码，对于expression 操作符编码枚举所有可能的操作符，设置一个整数变量，该变量的值将由SKETCH综合产生，该值对应操作符的选择。expression时钟的编码较为复杂，因为SKETCH语言为C-Like语言，而expression需要生成临时时钟，即expression生成时钟的赋值必须在其参数时钟赋值完成之后进行，所以无法采用和操作符相同的编码方式，必须对所有expression进行排序，按照顺序对expression生成的时钟进行赋值。但是由于未补全的时钟选择的不同，排序的结果也不同，所以本发明对未补全的expression可能的顺序进行求解。对于求解出的所有可能性再设置一个int值进行编码，int值的每一个赋值表示一个if-else分支，每一个分支表示一种赋值顺序，由此解决了expression 时钟赋值的问题。对relation操作符编码，则设置一个int变量进行编码，生成一个分支语句作为判断，每个int赋值作为一个分支，该分支表示一种操作符的选择。如果对relation 时钟编码，则和操作符编码相同，设置int值进行编码，每个分支表示一种时钟的选择。因为relation中不存在赋值先后的问题，即时钟的选择对其他时钟的值没有影响所有不存在排序问题，可以直接采用与操作符相同的编码方法。在SKETCH文件生成阶段中，本发明将harness函数和check函数进行整合，并添加函数中所调用的工具方法，将其写入需要生成的SKETCH文件中。

步骤3：生成完整的CCSL规约

使用综合工具SKETCH自动综合步骤2编码的SKETCH文件，分析生成的的最后将编码后的函数进行整合生成SKETCH文件。

本发明提出了一种基于SKETCH综合工具的时钟约束规约语言（CCSL）的综合方法，为实时系统需求和设计人员提供了有效的指导，极大地降低了嵌入式设计的成本。CCSL作为一种针对系统时间行为建模的形式化语言，已经被用于实时系统的设计中，同时已有学者实现CCSL语言自动化转换成为SystemC语言。但是由于实时系统自身的复杂性以及需求工程人员往往缺少形式化专业知识，完整且精确的设计系统的时间约束非常困难且往往需要大量成本。

通过以下具体实施例对本发明作进一步的详细说明。

实施例1

参阅附图1，本发明将不完整的CCSL规约和预期的系统时间行为通过解析器模块和编码器模块，自动生成补全的的CCSL规约。所述解析器模块是对输入的XML文件进行解析，生成编码所需的数据结构，对于未补全的CCSL规约，解析器模块会根据CCSL的语法规则生成相应的Relation和Expression数据结构。而对于预期的系统时间行为，解析器模块会生成对应的时间行为序列的数据结构，由于输入是多个时间行为，解析器模块会生成多个时间行为序列。编码器模块是本工具软件最核心的模块，该模块根据CCSL约束未补全的类型分为四种类型,分别是：CCSL Expression操作符、CCSL Expression时钟、CCSL Relation 操作符和CCSL Relation时钟。根据这四种未补全的类型，编码器模块对这四种类型的未补全的类型分别进行编码，除此之外还根据解析器生成的时间行为序列生成SKETCH的harness函数，每个时间行为作为一个Assert放入harness函数中。最终编码器模块会整合所以的编码以及harness函数，生成一个SKETCH文件，该文件根据SKETCH的语法进行编码，可以通过SKETCH综合工具进行综合，生成补全的代码。

参阅附图2，所述解析器模块由CCSL解析器和时间行为解析器两个子模块架构而成，所述CCSL解析器子模块用于解析未补全的CCSL的XML文件，将relation部分进行抽取封装成为CSConstraint数据结构，将expression进行抽取，封装成CSExpression数据结构；所述时间行为解析器子模块将预期的系统时间行为的XML进行解析，将每一个tick封装成为一个CSTrace，每一个行为的若干个tick封装为一个CSTrace的列表。

参阅附图3，所述编码器模块由Harness编码器、Expression编码器、Relation 编码器和SKETCH 文件生成器四个子模块组成，所述Harness编码器子模块根据解析的CSTrace列表生成SKETCH的harness函数，每一组CSTrase列表转化成一个assert，SKETCH在综合的时候需要保证assert被满足，根据系统时间行为中所有的时钟，将CSTrace中的每个时钟的序列进行抽取出来，并作为参数输入给check函数，一个assert为一次check函数调用返回值为true，即表示系统时钟行为满足CCSL规约；所述Expression 编码器模块根据解析的CSExpression数据结构，对于未补全的CSExpression进行编码，对于expression操作符编码较为简单，设置一个int变量进行编码，生成一个分支语句作为判断，每一个int赋值作为一个分支，每一个分支表示一种可能的expression操作类型的选择。但是expression 时钟的编码较为复杂，因为SKETCH语言为c-like语言，而expression需要生成临时时钟，即expression生成时钟的赋值必须在其参数时钟赋值完成之后进行，所以无法采用和操作符相同的编码方式，必须对所有expression进行排序，按照顺序对expression生成的时钟进行赋值，但是由于未补全的时钟选择的不同，排序的结果也不同。

本发明设计了一种算法求解出所有可能的排序，通过实现了ExpressionOrder方法的递归调用对为补全的CSExpression可能的顺序进行求解。ExpressOrder方法设置了两个expression列表，一个是已排序的expression列表，另一个是未排序的列表，方法先从未排序的列表中挑选一个存在未赋值clock的expression，并对其进行赋值，再通过Determinate方法检查未排序的列表的expression的clock参数是否都存在在已排序的列表里，如果都存在则将其移入已排序的列表中，并将调整后的两个列表作为参数递归调用，如果未排序的列表为空表明产生了一个排序。对于求解出的所有可能性再设置一个int值进行编码，int值的每一个赋值表示一个if-else分支，每一个分支表示一种赋值顺序，由此解决了expression clock赋值的问题，具体的ExpressionOrder和Determinate算法如下：

Input

a) orderArr: ordered expression array

b) nonorderArr: non-ordered expression array

c) clockArr: all clock array

Output: All Ordered Expression Array Array

function ExpressionOrder (orderArr, nonorderArr, clockArr) begin

let outputArr be a Array of Array of Expression

if nonorderArr.length = 0 then

outputArr.add(orderArr)

return outputArr

end if

foreach Expression e in nonorderArr do

if e.leftClock or e.rightClock is hole then

let holeClock be the holes of e

let notholeClock be the not hole clock of e

foreach Clock clock in clockArr\notholeClock do

let cOrderArr be a copy of orderArr

let cNonorderArr be a copy of nonorderArr

holeClock <- clock

outputArr.merge(Determinate(cOrderArr,cNonorderArr, clockArr)))

end for

foreach Expression orderExp in orderArr\notholeClock do

let cOrderArr be a copy of orderArr

let cNonorderArr be a copy of nonorderArr

let holeClock be the holes of e

holeClock <- orderExp

outputArr.merge(Determinate(cOrderArr,cNonorderArr, clockArr)))

end for

foreach Expression nonorderExp in nonorderArr\notholeClock do

let cOrderArr be a copy of orderArr

let cNonorderArr be a copy of nonorderArr

let holeClock be the holes of e

holeClock <- orderExp

outputArr.merge(Determinate(cOrderArr,cNonorderArr, clockArr)))

end for

break

end if

end for

return outputArr

end function

Input

a) orderArr: ordered expression array

b) nonorderArr: non-ordered expression array

c) clockArr: all clock array

Output: All Ordered Expression Array Array

function Determinate (orderArr, nonorderArr, clockArr) begin

count = 0

while count!= nonorderArr.length do

count = nonorderArr.length

foreach Expression exp in nonorderArr do

if(exp.leftClock in (orderArr or clockArr) and exp.right in (orderArr or clockArr)) then

nonorderArr.remove(exp)

orderArr.add(exp)

end if

end for

end while

return ExpressionOrder(orderArr,nonorderArr, clockArr)

end function

所述Relation编码器模块根据解析的CSConstraint进行编码，如果是Constraint中的relation操作符未确定，则设置一个int变量进行编码，生成一个分支语句作为判断，每个int赋值作为一个分支，该分支表示一种操作符的选择。如果Constraint中的时钟未选择，则和操作符编码相同，设置int值进行编码，每个分支表示一种时钟的选择。因为relation中不存在赋值先后的问题，即时钟的选择对其他时钟的值没有影响所有不存在排序问题，可以直接采用与操作符相同的编码方法。SKETCH 文件生成器模块根据编码结果将编码完成的Constraint部分和Expression部分代码封装成一个check函数代码并和harness函数代码以及一些工具函数的代码一起写入SKETCH文件，该文件则为SKETCH可识别的代码。

以上只是对本发明作进一步的说明，并非用以限制本专利，凡为本发明等效实施，均应包含于本专利的权利要求范围之内。本发明在目标系统预期时间行为的指导下，通过一些列转化规则，将不完整的CCSL规约转化成为check函数通过SKETCH工具进行综合，合成出完整的较为精准的CCSL规约，从而指导了设计人员设计对系统时间行为的设计。

Claims (6)

1.一种基于SKETCH的时钟约束规范语言方法，其特征在于采用SKETCH综合工具，将不完整的CCSL规约和预期的系统时间行为通过编码生成SKETCH文件，自动生成补全的CCSL规约，其具体过程包括以下步骤：

（一）数据解析及封装

对不完整的CCSL规约和预期的系统时间行为的xml文件进行解析，并封装成相应的数据结构，所述数据结构为CCSL语法中Expression约束和Relation约束的数据结构，其每一时间行为数据结构为一个Trace列表；

（二）编码生成SKETCH文件

对步骤（一）生成的数据结构采用SKETCH编码为一个C语言的验证函数，并根据SKETCH的语法规则，对包含不完整的Expression约束和Relation约束的验证函数进行SKETCH编码，生成SKETCH工具可识别的C-Like代码，根据SKETCH语法规则将系统时间行为编码成为在assert中验证函数的输入，将其封装为一个harness函数，并编码生成SKETCH文件；

（三）生成完整的CCSL规约

对步骤（二）编码生成的SKETCH文件，使用SKETCH自动综合，整合生成补全的的CCSL规约。

2.根据权利要求1所述基于SKETCH的时钟约束规范语言方法，其特征在于所述CCSL规约和预期的系统时间行为采用XML的形式进行描述，并根据CCSL语法规则CCSL的XML分为expressions和relations两个节点，所述expressions节点包含多个expression子节点，表示CCSL中的一个Expression约束；所述relations节点包含多个relation子节点，表示CCSL中的一个Relation约束；所述预期的系统时间行为兼容CCSL模拟器TimeSquare的时间序列输出XML格式。

3.根据权利要求1所述基于SKETCH的时钟约束规范语言方法，其特征在于所述不完整的CCSL规约采用SKETCH编码的C-Like语言的验证函数，进行自动补全，将预期的系统时间行为编码成为验证函数的输入，并使用SKETCH语法assert保证SKETCH综合结果满足验证函数在预期行为下的输入和输出。

4.根据权利要求1所述基于SKETCH的时钟约束规范语言方法，其特征在于所述Expression约束为expression 操作符 和expression时钟约束，并对其进行SKETCH编码。

5.根据权利要求1所述基于SKETCH的时钟约束规范语言方法，其特征在于所述Relation约束为relation 操作符和relation时钟约束，并对其进行SKETCH编码。

6.根据权利要求1所述基于SKETCH的时钟约束规范语言方法，其特征在于所述预期的系统时间行为根据SKETCH语法，将其作为输入的验证函数编码的assert语句封装成SKETCH的入口harness函数，指导SKETCH综合。