CN110489054A - 存取闪存模块的方法、相关的闪存控制器和电子装置 - Google Patents

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Abstract

本发明公开了一种存取闪存模块的方法，包括：自主装置接收第一笔数据；自所述闪存模块中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在缓冲存储器中后写入至所述闪存模块中的第一数据页；自所述主装置接收第二笔数据；判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址；以及若是所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的第二数据页。本发明在写入至闪存模块中的数据被判断是连续时，缓冲存储器的数据来补充头尾数据，可大幅降低需要读取闪存模块来补上头尾数据的次数。

Description

存取闪存模块的方法、相关的闪存控制器和电子装置
技术领域
本发明关于闪存，尤其关于一种存取闪存模块的方法、相关的闪存控制器和电子装置。
背景技术
在闪存模块的存取中，其特性是在于在数据写入时是以数据页(page)为单位，而数据抹除则是以区块(block)为单位来进行。因此，若是写入数据的逻辑地址并非位于数据页的起始逻辑地址，则闪存控制器必需对此写入数据补上头尾的数据，之后才能写入至闪存模块之中。举例来说，假设一数据页的大小为16千位组(16KB)，其可被区分为4个区段(sector)，而写入数据是用来更新所述数据页的第二个区段，则闪存控制器必需要将所述数据页的第一、三、四的区段的内容从闪存模块中读出来，再连同写入数据一并写入至另一个数据页中。如上所述，由于需要另外读取闪存的内容来对写入数据补上头尾的数据，故会降低存取闪存的效率。此外，随着近年来数据页的大小越来越大的趋势，欲写入的数据对齐数据页的起始逻辑地址的机率也越来越小，同时，补上头尾数据的长度也随之增加。
另一方面，针对某些具有较小缓冲存储器电子装置，例如行车纪录器或是一些录像装置，通常会将一笔很大的连续性数据(例如，一百万位组)切割为多笔的小数据(例如，四千位组)，然而，这些多笔的小数据在每次写入时都需要进行上述补上头尾数据的操作，故闪存效能更会严重地降低。
发明内容
因此，本发明的目的之一在于公开一种存取闪存模块的方法，其可以大幅降低上述需要读取闪存模块来补上头尾数据的次数，提升闪存效能，以解决先前技术中的问题。
在本发明的一个实施例中，公开了一种存取一闪存模块的方法，其中所述闪存模块包括多个区块，每一个区块包括多个数据页，且所述方法包括有以下步骤：自一主装置接收一第一笔数据；自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中；将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；自所述主装置接收一第二笔数据；判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果；以及若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
在本发明的另一个实施例中，公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，所述闪存模块包括多个区块，每一个区块包括多个数据页，且所述闪存控制器包括有一只读存储器以及一微处理器。所述只读存储器是用来存储一程序代码，且所述微处理器用来执行所述程序代码以控制对所述闪存模块的存取。在所述闪存控制器的操作中，当所述微处理器自一主装置接收一第一笔数据时，所述微处理器自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中，以及将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；以及当所述微处理器自所述主装置接收一第二笔数据时，所述微处理器判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果，且若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，所述微处理器将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
在本发明的另一个实施例中，公开了一种电子装置，其包括有一闪存模块以及一闪存控制器。在所述电子装置的操作中，当所述闪存控制器自一主装置接收一第一笔数据时，所述闪存控制器自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中，以及将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；以及当所述闪存控制器自所述主装置接收一第二笔数据时，所述闪存控制器判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果，且若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，所述闪存控制器将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
附图说明
图1为依据本发明一实施例的一种记忆装置的示意图。
图2为根据本发明一实施例的主装置将多笔数据写入至记忆装置的示意图。
其中，附图标记说明如下：
110 闪存控制器
112 微处理器
112C 程序代码
112M 只读存储器
114 控制逻辑
116 缓冲存储器
118 接口逻辑
120 闪存模块
130 主装置
132 编码器
134 解碼器
202 特定数据页
210、220、230、240 数据页
D1～D4 数据
D1’ 第一笔数据
D2’ 第二笔数据
D3’ 第三笔数据
D4’ 第四笔数据
具体实施方式
图1为依据本发明一实施例的一种记忆装置100的示意图。记忆装置100包括有一闪存(Flash Memory)模块120以及一闪存控制器110，且闪存控制器110用来存取闪存模块120。依据本实施例，闪存控制器110包括一微处理器112、一只读存储器(Read OnlyMemory,ROM)112M、一控制逻辑114、一缓冲存储器116、与一接口逻辑118。只读存储器112M是用来存储一程序代码112C，而微处理器112则用来执行程序代码112C以控制对闪存模块120的存取(Access)。控制逻辑114包括了一编码器132以及一解碼器134，其中编码器132用来对写入到闪存模块120中的数据进行编码以产生对应的校验码(或称，错误更正码(ErrorCorrection Code)，ECC)，而解碼器134用来将从闪存模块120所读出的数据进行解碼。
于典型状况下，闪存模块120包括了多个闪存芯片，而每一个闪存芯片包括多个区块(Block)，而闪存控制器110对闪存模块120进行抹除数据运作是以区块为单位来进行。另外，一区块可记录特定数量的数据页(Page)，其中闪存控制器110对闪存模块120进行写入数据的运作是以数据页为单位来进行写入。在本实施例中，闪存模块120为一立体NAND型闪存(3D NAND-type flash)模块。
实作上，通过微处理器112执行程序代码112C的闪存控制器110可利用其本身内部的组件来进行诸多控制运作，例如：利用控制逻辑114来控制闪存模块120的存取运作(尤其是对至少一区块或至少一数据页的存取运作)、利用缓冲存储器116进行所需的缓冲处理、以及利用接口逻辑118来与一主装置(Host Device)130沟通。缓冲存储器116是以随机存取存储器(Random Access Memory，RAM)来实施。例如，缓冲存储器116可以是静态随机存取存储器(Static RAM，SRAM)，但本发明不限于此。
在一实施例中，记忆装置100可以是可携式记忆装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)，且主装置130为一可与记忆装置连接的电子装置，例如手机、笔记本电脑、桌面计算机…等等。而在另一实施例中，记忆装置100可以是固态硬盘或符合通用闪存存储(Universal Flash Storage，UFS)或嵌入式多媒体记忆卡(Embedded Multi Media Card，EMMC)规格的嵌入式存储装置，以设置在一电子装置中，例如设置在手机、笔记本电脑、桌面计算机、录像装置或行车纪录器之中，而此时主装置130可以是所述电子装置的一处理器。
图2为根据本发明一实施例的主装置130将多笔数据写入至记忆装置100的示意图，其中本实施例以分别对应到不同写入命令的四笔数据D1’～D4’为例来进行说明，且四笔数据D1’～D4’的大小均为4KB，而闪存模块中每一个数据页的大小则是16KB。在记忆装置100的操作中，闪存控制器110根据一第一写入命令自主装置130接收第一笔数据D1’，接着，闪存控制器110自闪存模块120中一特定区块的一特定数据页202中读取数据D2～D4，并将第一笔数据D1’连同取数据D2～D4暂存在缓冲存储器116中，之后再将第一笔数据D1’连同数据D2～D4写入至闪存模块120中一区块的一第一数据页210。在本实施例中，第一笔数据D1’与特定数据页202内的数据D1具有相同的逻辑地址(即相同的逻辑数据页)，也就是第一笔数据D1’是用来更新数据D1的内容，但本发明并不以此为限。
接着，闪存控制器110根据一第二写入命令自主装置130接收第二笔数据D2’，此时微处理器112会判断第二笔数据D2’与第一笔数据D1’是否具有连续的逻辑地址，在本实施例中是假设第二笔数据D2’与第一笔数据D1’具有连续的逻辑地址，因此微处理器112便直接使用第二笔数据D2’来更新目前暂存在缓冲存储器116的数据D2，也就是缓冲存储器116内所暂存的变为第一笔数据D1’、第二笔数据D2’以及之前从特定数据页202所读取的数据D3、D4。之后再将第一笔数据D1’、第二笔数据D2’连同数据D3、D4写入至闪存模块120中所述区块的一第二数据页220。需注意的是，在闪存控制器110自主装置130接收第二笔数据D2’并将第二笔数据D2’写入到闪存模块120的过程中，闪存控制器110会直接利用暂存在缓冲存储器116的内容来对第二笔数据D2’进行补充头尾数据的操作，也就是使用暂存在缓冲存储器116的第一笔数据D1’来补充在第二笔数据D2’的前方，并使用暂存在缓冲存储器116的数据D3、D4来补在第二笔数据D2’的后方，以构成一个完整数据页的大小(即16KB)；此时闪存控制器110并不会读取闪存模块120中的数据来对第二笔数据D2’进行补充头尾数据的操作，以增进闪存控制器110的效率。
接着，闪存控制器110根据一第三写入命令自主装置130接收第三笔数据D3’，此时微处理器112会判断第三笔数据D3’与第二笔数据D2’是否具有连续的逻辑地址，在本实施例中是假设第三笔数据D3’与第二笔数据D2’具有连续的逻辑地址，因此微处理器112便直接使用第三笔数据D3’来更新目前暂存在缓冲存储器116的数据D3，也就是缓冲存储器116内所暂存的变为第一笔数据D1’、第二笔数据D2’、第三笔数据D3’及之前从特定数据页202所读取的数据D4。之后再将第一笔数据D1’、第二笔数据D2’、第三笔数据D3’连同数据D4写入至闪存模块120中所述区块的一第三数据页230。需注意的是，在闪存控制器110自主装置130接收第三笔数据D3’并将第三笔数据D3’写入到闪存模块120的过程中，闪存控制器110会直接利用暂存在缓冲存储器116的内容来对第三笔数据D3’进行补充头尾数据的操作，也就是使用暂存在缓冲存储器116的第一笔数据D1’及第二笔数据D2’补充在第三笔数据D3’的前方，并使用暂存在缓冲存储器116的数据D4来补在第三笔数据D3’的后方，以构成一个完整数据页的大小(即16KB)；此时闪存控制器110并不会读取闪存模块120中的数据来对第三笔数据D3’进行补充头尾数据的操作。
最后，闪存控制器110根据一第四写入命令自主装置130接收第四笔数据D4’，此时微处理器112会判断第四笔数据D4’与第三笔数据D3’是否具有连续的逻辑地址，在本实施例中是假设第四笔数据D4’与第三笔数据D3’具有连续的逻辑地址，因此微处理器112便直接使用第四笔数据D4’来更新目前暂存在缓冲存储器116的数据D4，也就是缓冲存储器116内所暂存的变为第一笔数据D1’、第二笔数据D2’、第三笔数据D3’及第四笔数据D4’。之后再将第一笔数据D1’、第二笔数据D2’、第三笔数据D3及第四笔数据D4’写入至闪存模块120中所述区块的一第四数据页240。需注意的是，在闪存控制器110自主装置130接收第四笔数据D4’并将第四笔数据D4’写入到闪存模块120的过程中，闪存控制器110会直接利用暂存在缓冲存储器116的内容来对第四笔数据D4’进行补充头尾数据的操作，也就是使用暂存在缓冲存储器116的第一笔数据D1’、第二笔数据D2’及第三笔数据D3’补充在第三笔数据D3’的前方，以构成一个完整数据页的大小(即16KB)；此时闪存控制器110并不会读取闪存模块120中的数据来对第四笔数据D4’进行补充头尾数据的操作。
如上所述，当闪存控制器110判断自主装置所接收到的数据具有连续的逻辑地址时，本实施例的闪存控制器110会在不读取闪存模块120的情形下，直接使用暂存在缓冲存储器116中的数据来进行补充头尾数据的操作，因此可以增进闪存控制器110的效率。
需注意的是，本发明的主要概念是当闪存控制器110判断所接收到的数据具有连续的逻辑地址时，会采用图2实施例所述的方法，以在尽可能不存取闪存模块120的情形下，直接使用暂存在缓冲存储器116的内容来对要写入的数据进行补充头尾数据的操作。以上有关于图2的细节内容仅是作为范例说明，而非是作为本发明的限制。具体来说，图2所示的数据页210、220、230、240可以位于相同的区块或是不同的区块、写入的数据可以直接使用存储在缓冲存储器116内的数据而不需要在缓冲存储器116中更新原有的数据、或是数据页210、220、230、240中有部分数据页可以一并写入至闪存模块120而不必然要分批写入，这些设计上的变化均应隶属于本发明的范畴。
此外，当闪存控制器110判断来自主装置的一笔写入数据与前一笔写入数据具有不连续的逻辑地址时，所述笔写入数据的写入方式则类似图2中写入第一笔数据D1’的方式，也就是会先自另一个特定数据页中读取部分数据来做补充头尾数据的操作，之后再写入到闪存模块120中。
简要归纳本发明，在本发明的存取闪存模块的方法，在写入至闪存模块中的数据被判断是连续时，可以直接使用暂存在缓冲存储器的数据来进行补充头尾数据的操作，因此可以大幅降低需要读取闪存模块来补上头尾数据的次数，提升闪存效能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存取一闪存模块的方法，其中所述闪存模块包括多个区块，每一个区块包括多个数据页，所述方法的特征在于，包括有：
自一主装置接收一第一笔数据；
自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中；
将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；
自所述主装置接收一第二笔数据；
判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果；以及
若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
2.如权利要求1所述的方法，其特征在于，将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的所述部份写入至所述闪存模块中的所述第二数据页的步骤包括有：
直接使用所述第二笔数据来更新暂存在缓冲存储器中的所述特定数据，并将暂存在所述缓冲存储器的所述第一笔数据与使用所述第二笔数据更新后的所述特定数据写入至所述闪存模块中的所述第二数据页。
3.如权利要求1所述的方法，其特征在于，还包括有：
若是所述判断结果指出所述第二笔数据与所述第一笔数据具有不连续的逻辑地址：
自所述闪存模块中另一特定数据页中读取另一特定数据，并将所述二笔数据连同所述另一特定数据暂存在所述缓冲存储器中；以及
将所述第二笔数据连同所述另一特定数据写入至所述闪存模块中的所述第二数据页。
4.如权利要求1所述的方法，其特征在于，判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生所述判断结果的步骤包括有：
判断所述第二笔数据与所述第一笔数据是否具有相同的逻辑区块以及逻辑数据页，以产生所述判断结果。
5.如权利要求1所述的方法，其特征在于，所述第二笔数据与所述第一笔数据对应到不同的写入命令。
6.一种闪存控制器，其特征在于，所述闪存控制器是用来存取一闪存模块，所述闪存模块包括多个区块，每一个区块包括多个数据页，且所述闪存控制器包括有：
一只读存储器，用来存储一程序代码；以及
一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；
其中当所述微处理器自一主装置接收一第一笔数据时，所述微处理器自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中，以及将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；以及当所述微处理器自所述主装置接收一第二笔数据时，所述微处理器判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果，且若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，所述微处理器将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
7.如权利要求6所述的闪存控制器，其特征在于，所述微处理器直接使用所述第二笔数据来更新暂存在缓冲存储器中的所述特定数据，并将暂存在所述缓冲存储器的所述第一笔数据与使用所述第二笔数据更新后的所述特定数据写入至所述闪存模块中的所述第二数据页。
8.如权利要求6所述的闪存控制器，其特征在于，若是所述判断结果指出所述第二笔数据与所述第一笔数据具有不连续的逻辑地址，所述微处理器自所述闪存模块中另一特定数据页中读取另一特定数据，并将所述二笔数据连同所述另一特定数据暂存在所述缓冲存储器中，以及将所述第二笔数据连同所述另一特定数据写入至所述闪存模块中的所述第二数据页。
9.如权利要求6所述的闪存控制器，其特征在于，所述微处理器判断所述第二笔数据与所述第一笔数据是否具有相同的逻辑区块以及逻辑数据页，以产生所述判断结果。
10.一种电子装置，其特征在于，包括有：
一闪存模块；以及
一闪存控制器，用来存取所述闪存模块；
其中当所述闪存控制器自一主装置接收一第一笔数据时，所述闪存控制器自所述闪存模块中一特定数据页中读取特定数据，并将所述第一笔数据连同所述特定数据暂存在一缓冲存储器中，以及将所述第一笔数据连同所述特定数据写入至所述闪存模块中的一第一数据页；以及当所述闪存控制器自所述主装置接收一第二笔数据时，所述闪存控制器判断所述第二笔数据与所述第一笔数据是否具有连续的逻辑地址以产生一判断结果，且若是所述判断结果指出所述第二笔数据与所述第一笔数据具有连续的逻辑地址，在不读取所述闪存模块的情形下，所述闪存控制器将所述第二笔数据连同暂存在所述缓冲存储器的所述第一笔数据与所述特定数据的一部份写入至所述闪存模块中的一第二数据页。
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