CN110471810B - 一种记录数字逻辑设计工程工作状态的方法及系统 - Google Patents

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Abstract

本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域；利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。

Description

一种记录数字逻辑设计工程工作状态的方法及系统
技术领域
本发明公开一种记录数字逻辑设计工程工作状态的方法及系统，涉及数字逻辑设计技术领域。
背景技术
当前硅工艺不断发展，数字逻辑设计的规模越来越大，进行设计的功能验证越来越困难，设计的完备性很难保证。在对设计进行ASIC流片前，进行FPGA板上功能仿真是一种可以极大降低流片失败风险的有效措施。当前FPGA调试主要使用厂家提供的在线调试工具，工具的信号记录功能需要FPGA片上资源作为存储，存储的信号长度有限，用户往往难以寻找合适的触发点进行信号的捕捉，无法在较长时间跨度上观察信号之间的变化情况，给FPGA调试工作带来了较大困难。
本发明提供一种记录数字逻辑设计工程工作状态的方法及系统，可以利用被标记信号的变化情况缓存并组UDP数据包发送给PC机，保存信号变化数据持续时间长，可以使用多种波形展示软件重复展示，极大的提高了数字逻辑设计的FPGA硬件调试工作效率。
一个数字逻辑设计工程是由很多数字逻辑设计文件组成，数字逻辑设计文件一般使用硬件描述语言如verilog、vhdl等编写，每个数字逻辑设计文件中有一个或多个module，即模块，各数字逻辑设计文件中的模块按照一定的包含关系建立成一个工程，可称为设计工程。
发明内容
本发明针对现有技术的问题，提供一种记录数字逻辑设计工程工作状态的方法及系统，工作流程清晰，实现高度自动化，使用方便，可以极大的提高数字逻辑设计板上调试效率。
本发明提出的具体方案是：
一种记录数字逻辑设计工程工作状态的系统，包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，
记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
所述的系统中记录电路使用的特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域。
所述的系统中设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中使用特定标记标记所述的信号。
所述的系统中记录模块改写数字逻辑设计文件时，被标记的信号不是设计工程的模块的输出端口信号，则注释所述信号的原声明并在所述设计工程的模块端口中添加所述信号的改写后声明。
所述的系统中被标记的信号所在的数字逻辑设计文件的实例化不是设计工程的顶层模块，则根据被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到将被标记的信号输出到顶层模块的数字逻辑设计文件中并与记录模块的输入端口完成连接。
所述的系统中被标记的信号对应的时钟域在顶层模块中检索不到，则按照被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到被标记的信号的时钟域的信号引入顶层模块并与记录模块输入端口完成连接。
所述的系统中记录模块改写数字逻辑设计文件的同时，生成对应的记录文件，记录文件主要包含被标记的信号及对应时钟域的信号的输入端口声明，以太网输入输出端口声明，以太网mac和pcs IP实例化。
一种记录数字逻辑设计工程工作状态的方法，集成记录电路，并在记录电路中组建记录模块，利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，
利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
所述的方法中特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域。
所述的方法中设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中利用记录电路使用特定标记标记所述的信号。
本发明的有益之处是：
本发明提供一种记录数字逻辑设计工程工作状态的方法及系统，利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试；
利用本发明方法或系统可以根据被标记信号在数字逻辑设计文件中的变化，记录设计工程中各模块的数字逻辑设计文件中数据的变化情况并发送数据包给上位机，而且保存信号变化数据持续时间长，可以使用多种波形展示软件重复展示，极大的提高了数字逻辑设计的FPGA硬件调试工作效率。
附图说明
图1是本发明方法流程示意图。
具体实施方式
本发明提供一种记录数字逻辑设计工程工作状态的系统，包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，
记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
同时提供与上述系统相应的一种记录数字逻辑设计工程工作状态的方法，集成记录电路，并在记录电路中组建记录模块，利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，
利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
设计工程中包括按照一定的包含关系组成的各数字逻辑设计文件中的模块，而每个数字逻辑设计文件中有一个或多个module，即模块。
利用本发明系统，在数字逻辑设计文件中对需要记录的信号用特定标记指示标记该信号并保存文件，特定标记包含标志字符、被标记的信号所在模块实例化路径及时钟域三部分信息，
记录模块可通过生成脚本读取数字逻辑设计文件，可利用脚本检索整个设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件，同时生成对应的记录文件，记录文件包含被标记的信号及对应时钟域的信号的输入端口声明，千兆以太网输入输出端口声明，千兆以太网mac和pcs IP实例化，被标记的信号的数据缓存及组UDP包文件、UDP包收发文件等等，
除改写数字逻辑设计文件外还进行设计工程顶层文件改写，从而实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
其中改写数字逻辑设计文件时，设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中使用特定标记标记所述的信号，
若被标记的信号不是设计工程的模块的输出端口信号，则需要注释所述信号的原声明并在所述设计工程的模块端口中添加所述信号的改写后声明，
若被标记的信号所在的数字逻辑设计文件的实例化不是设计工程的顶层模块，则根据被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到将被标记的信号输出到顶层模块的数字逻辑设计文件中并与记录模块的输入端口完成连接，
若被标记的信号对应的时钟域在顶层模块中检索不到，则按照被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到被标记的信号的时钟域的信号引入顶层模块并与记录模块输入端口完成连接；
完成改写后，可对整个设计工程进行编译、布局布线、下载FPGA，通过千兆网口将FPGA与PC机连接，FPGA上电后等待网络连接完成后退出逻辑复位状态，数字逻辑设计开始工作，记录模块自动记录被标记的信号状态并打包为UDP数据包发送给PC机，PC机接收FPGA板传输的数据并以文本文件形式完成记录保存在PC机上，后续可以将该文本文件中的数据改写为多种格式，使用多种波形展示工具显示波形文件。
利用本发明方法进行记录数字逻辑设计工程工作状态时，过程与上述本发明系统是一一对应的，不再累述。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (9)

1.一种记录数字逻辑设计工程工作状态的系统，其特征是包括记录电路，并在记录电路中组建记录模块，记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，所述特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域，
记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
2.根据权利要求1所述的系统，其特征是设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中使用特定标记标记所述的信号。
3.根据权利要求2所述的系统，其特征是记录模块改写数字逻辑设计文件时，被标记的信号不是设计工程的模块的输出端口信号，则注释所述信号的原声明并在所述设计工程的模块端口中添加所述信号的改写后声明。
4.根据权利要求3所述的系统，其特征是被标记的信号所在的数字逻辑设计文件的实例化不是设计工程的顶层模块，则根据被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到将被标记的信号输出到顶层模块的数字逻辑设计文件中并与记录模块的输入端口完成连接。
5.根据权利要求3或4所述的系统，其特征是被标记的信号对应的时钟域在顶层模块中检索不到，则按照被标记的信号所在的模块的实例化路径信息依次改写所述模块的上层模块的数字逻辑设计文件直到被标记的信号的时钟域的信号引入顶层模块并与记录模块输入端口完成连接。
6.根据权利要求1所述的系统，其特征是记录模块改写数字逻辑设计文件的同时，生成对应的记录文件，记录文件包含被标记的信号及对应时钟域的信号的输入端口声明，以太网输入输出端口声明，以太网mac和pcs IP实例化。
7.根据权利要求5所述的系统，其特征是记录模块改写数字逻辑设计文件的同时，生成对应的记录文件，记录文件包含被标记的信号及对应时钟域的信号的输入端口声明，以太网输入输出端口声明，以太网mac和pcs IP实例化。
8.一种记录数字逻辑设计工程工作状态的方法，其特征是集成记录电路，并在记录电路中组建记录模块，利用记录电路在数字逻辑设计文件中使用特定标记标记设计工程中需要记录的信号，所述特定标记包含标志字符、信号在设计工程中的实例化路径及时钟域，
利用记录模块读取数字逻辑设计文件，检索设计工程，找到特定标记，根据被标记的信号的属性改写数字逻辑设计文件及设计工程顶层文件，实例化记录模块并完成记录模块输入及输出端口信号的声明和连接，
设计工程开始数字逻辑设计工作后，利用记录模块自动记录被标记的信号状态，并通过FPGA将被标记的信号状态发送给上位机，供后续调试。
9.根据权利要求8所述的方法，其特征是设计工程中需要记录的信号在设计工程中多个模块间传输时，在所述的信号出现的逻辑层级最顶层的数字逻辑设计文件中利用记录电路使用特定标记标记所述的信号。
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