CN110462831B - 控制xy地址曝光的cmos图像传感器 - Google Patents

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Abstract

本发明提供一种CMOS图像传感器，该CMOS图像传感器包括：采用二维方式排布的像素电路，其中每个像素电路包括：开关晶体管(switching transistor，简称SW)，其栅极连接至水平脉冲线和垂直地址线中的一个，其源极连接至水平脉冲线和垂直地址线中的另一个，其漏极连接至转移栅极(transfer gate，简称TG)的栅极；TG，其栅极连接至SW的漏极，其源极连接至光电二极管(photodiode，简称PD)的阴极；以及PD，其阳极接地，其阴极连接至TG的源极。通过本发明，能够更精细地控制曝光时间，像素尺寸更小。

Description

控制XY地址曝光的CMOS图像传感器
技术领域
本发明涉及图像传感器，尤其涉及高动态范围互补型金属氧化物半导体(complementary metal oxide semiconductor，简称CMOS)图像传感器。
背景技术
图1为通用CMOS图像传感器现有技术的像素电路的电路图。各缩写的含义如下：PD：光电二极管，用于将光转化为信号电子；TG：用于将信号电荷转移到FD的转移栅极；FD：浮动扩散器，用于将信号电荷转换为信号电压；Cfd：FD的电容；RS：设置FD电压的重置栅极；AMP：放大器晶体管，用于将FD的信号电压转换为低阻抗输出信号；SL：选择器晶体管；ADC：模拟数字转换器。PD将光转化为电信号。该电信号通过TG选择性地传输至FD。该FD与AMP的栅极相连，输出信号通过SL传输给信号线。因此，如果TG和SL的栅极导通，则在信号线上获得与来自PD的电信号对应的输出信号。RS选择性地重置在FD中累积的电荷。
图2为通用CMOS图像传感器现有技术的像素电路的另一个电路图。图3为该像素电路排布在硅衬底上的俯视图。图4为该像素电路沿图3中的箭头排布在硅衬底表面上的横截面图。图5为该像素电路的脉冲时间图。参考图2，八个PD(例如，PD_n,m、PD_n,m+1、PD_n+1,m、PD_n+1,m+1、PD_n+2,m、PD_n+2,m+1、PD_n+3,m和PD_n+3,m+1)共享一个由SL、AMP、RS和FD组成的输出电路。假设m为0、4、8……(但不限于此)，第一行中的偶数PD和奇数PD(PD_n,m和PD_n,m+1)分别连接至TG脉冲线(VTGHe_n、VTGHo_n)。“VTGHe_n”是连接至第n行偶数PD的TG的第n条VTGH线，“VTGHo_n”是连接至第n行奇数PD的TG的第n条VTGH线。“VTG”表示TG的栅极。例如，在图2中，m和m+2列中最上面的PD通过TG连接至VTGHe_n，m+1和m+3列中最上面的PD通过TG连接至VTGHo_n。包括上述八个PD和输出电路的像素电路在水平方向和垂直方向上重复，并形成图像传感器的成像区域。参考图5，同时驱动图像传感器一行中的偶数PD或奇数PD，并且该行中的每个像素具有相同的信号积分周期(Tint)。当VTGHe_n和RS两者均较高时，清除PD_n,m的信号电荷。Tint开始于t1(VTGHe_n的第一脉冲的下降沿)并且结束于t3(VTGHe_n的第二脉冲的下降沿)。在t2附近时，信号电荷存储在PD中。如图5中所示的波浪线，t1与t2之间的时间段比t2与t3之间的时间段长得多。在RS的第三脉冲(t2之后t3之前的RS脉冲)的下降沿处，将FD电压设置为基线水平。
图6示出了图像传感器成像区域中的信号量。通常，由于入射光的光学特性，进入图像传感器的入射光与中心的距离越远，强度越低。例如，角落处的强度将降低至中心处强度的30％。边缘和角落区域中的信号量将会减少，这些区域中的信噪比(signal-to-noiseratio，简称SNR)将会下降。
首次公开号为2015-171135的日本未审查专利申请等现有技术公开了一种增加边缘或角落区域中的信号量的方法。通过划分TG脉冲线，角落区域的积分周期设置比中心区域的长。因此，角落区域中的信号量将增加。
在现有技术中，一行中需要额外的TG线且允许的TG线数量有限，因此相邻块之间的边界处存在信号量差异。根据边界处信号量差异的SNR差异是其中一个图像质量问题。
首次公开号为2015-171135的日本未审查专利申请公开了另一种更精细地控制曝光时间的方法，但实施例不足。
发明内容
本发明公开了高动态范围CMOS图像传感器的像素结构，其中可以对像素的曝光周期进行独立和局部控制。
根据第一方面，提供了一种CMOS图像传感器，所述CMOS图像传感器包括：采用二维方式排布的像素电路。每个像素电路包括：开关晶体管(switching transistor，简称SW)，其栅极连接至水平脉冲线和垂直地址线中的一个，其源极连接至水平脉冲线和垂直地址线中的另一个，其漏极连接至转移栅极(transfer gate，简称TG)的栅极；TG，其栅极连接至SW的漏极，其源极连接至光电二极管(photodiode，简称PD)的阴极；以及PD，其阳极接地，其阴极连接至TG的源极。在这种组成中，由于开关设备是一个晶体管且位于垂直线中，因此可以在小像素尺寸传感器中实现XY地址曝光控制。
在第一方面的第一种可能的实现方式中，每个像素电路还包括：浮动扩散器(floatingdiffusion，简称FD)，其源极连接至TG，其漏极连接至重置栅极(reset gate，简称RS)；RS，其源极连接至电源电压，其漏极连接至所述像素电路的FD；放大器晶体管(amplifier transistor，简称AMP)，其栅极连接至所述像素电路的FD，其源极连接至电源电压。先将脉冲施加在SW的栅极和源极以及RS的栅极，然后将脉冲施加在RS的栅极，最后将脉冲施加在SW的栅极和源极。
结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，CMOS图像传感器包括多个TG，所述TG的栅极连接至SW的漏极。
结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，CMOS图像传感器包括两个、四个或八个TG，所述TG的栅极连接至SW的漏极。
结合第一方面的第二种或第三种可能的实现方式，在第一方面的第四种可能的实现方式中，每个像素电路还包括：重置栅极(reset gate，简称RS)，其源极连接至电源电压，其漏极连接至所述像素电路的FD；以及放大器晶体管(amplifier transistor，简称AMP)，其栅极连接至所述像素电路的FD，其源极连接至电源电压。先将脉冲施加在SW的栅极和源极以及RS的栅极，然后将脉冲施加在RS的栅极，最后将脉冲施加在SW的栅极和源极。
结合第一方面或第一方面的第一种至第四种可能的实现方式中的任意一种，在第一方面的第五种可能的实现方式中，水平脉冲线和/或垂直地址线的低电平低于0V，且SW为PMOS晶体管。
结合第一方面或第一方面的第一种至第五种可能的实现方式中的任意一种，在第一方面的第六种可能的实现方式中，每个像素电路的一些RS、AMP和SW在水平方向上排成一行，其他RS、AMP和SW在垂直方向上排成一列。
结合第一方面或第一方面的第一种至第六种可能的实现方式中的任意一种，在第一方面的第七种可能的实现方式中，任何TG、FD、SW和RS均堆叠在PD上。
结合第一方面或第一方面的第一种至第七种可能的实现方式中的任意一种，在第一方面的第八种可能的实现方式中，CMOS图像传感器还包括第二PD，所述PD从衬底的内部延伸至后部，TG从衬底的表面延伸至第二PD，电荷从第二PD移动至TG。
根据各种实现方式提供的CMOS图像传感器，能够更精细地控制曝光时间，像素尺寸更小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为通用CMOS图像传感器现有技术的像素电路的电路图；
图2为通用CMOS图像传感器现有技术的像素电路的另一个电路图；
图3为该像素电路排布在硅衬底表面上的俯视图；
图4为该像素电路沿图3中的箭头排布在硅衬底上的横截面图；
图5为图2中该像素电路的脉冲时间图；
图6示出了图像传感器成像区域中的信号量；
图7为本发明实施例提供的像素电路的电路图；
图8为像素单元排布在硅衬底表面上的俯视图；
图9为图7中该像素电路的脉冲时间图；
图10为图7中该像素电路的另一个脉冲时间图；
图11为本发明另一个实施例提供的像素电路；
图12为该像素电路排布在硅衬底表面上的俯视图；
图13为该像素电路沿图12中的箭头排布在硅衬底上的横截面图；
图14为图11中该像素电路的脉冲时间图；
图15为本发明另一个实施例提供的像素电路的电路图；
图16为该像素电路排布在硅衬底表面上的俯视图；
图17为图15中该像素电路的脉冲时间图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
图7为本发明实施例提供的像素电路的电路图。图像传感器包括多个像素电路。AMP、SL、Vsig线和ADC(图7中未示出)以图2中的相同方式连接至FD。用水平脉冲线(VTGH_n)、垂直地址线(VTGV_m)和开关晶体管(switching transistor，简称SW)代替图2中的VTGHe_n和VTGHo_n。
图7中的像素电路包括八个像素单元。为四条水平脉冲线(VTGH_n、VTGH_n+1、VTGH_n+2和VTGH_n+3)和两条垂直地址线(VTGV_m和VTGV_m+1)的每个组合提供一个像素单元。每个像素单元包括：SW，其栅极连接至水平脉冲线，其源极连接至垂直地址线，其漏极连接至TG的栅极；TG，其栅极连接至SW的漏极，其源极连接至PD的阴极，其漏极连接至FD；以及PD，其阳极接地，其阴极连接至TG的源极。SW的栅极可连接至水平脉冲线，SW的源极可连接至垂直地址线。
图8为像素单元排布在硅衬底表面上的俯视图。SW是NMOS晶体管，位于图8中的垂直线中。图8中所示的像素电路的左半部分对应图7中所示的像素电路。在图8中，在四个PD的左侧提供四个SW。减小PD区域以放置SW。
将图7中的水平脉冲线分组并为每组水平脉冲线提供一个浮动扩散器(floatingdiffusion，简称FD)，将与每组中任意水平脉冲线相连的像素单元连接至每组的FD。在一个实施例中，每两条水平脉冲线构成一组。在图7中，VTGH_n和VTGH_n+1构成一组，VTGH_n+2和VTGH_n+3构成一组。在图8中，为每四个PD提供一个FD(图8中所示的黑色小方块)。左上方的FD和左下方的FD连接至左侧的RS，右上方的FD和右下方的FD连接至右侧的RS。换言之，FD分为两组。
每个像素电路还包括：RS，其源极连接至电源电压，其漏极连接至所述像素电路的所有FD；AMP(图7中未示出)，其栅极连接至所述像素电路的所有FD，其源极连接至电源电压，其漏极连接至SL(图7中未示出)的源极；以及SL，其源极连接至AMP的漏极，其漏极连接至信号线(图7中未示出)。
此处说明了像素单元中SW的功能，其中，TG(VTG_n,m)的栅极连接至SW的漏极，SW的栅极连接至水平脉冲线(VTGH_n)，SW的源极连接至垂直脉冲线(VTGV_m)。在本示例中，SW为n型MOS晶体管，其阈值电压高于0。当VTGH_n和VTGV_m较高时，VTG_n,m较高。当VTGH_n较高且VTGV_m较低(0)时，VTG_n,m较低。当VTGH_n较低时，VTG_n,m处于浮动状态并且保持其状态，无论VTGV_m的状态如何。
图9为图7中该像素电路的脉冲时间图。参考图7和图9，当VTGH_n和VTGV_m均较高时，TG处于开启状态，且清除了PD_n,m(图7)的信号电荷。信号电荷积分从t1(施加在VTG_n,m上的第一脉冲的下降沿)开始，在t3(施加在VTG_n,m的第二脉冲的下降沿)时，VTG_n,m再次开启且信号电荷转移至FD。积分周期(Tint)是指从t1到t3的时间(从施加在VTG_n,m上的第一脉冲的下降沿到第二脉冲的下降沿)。
图10为图7中该像素电路的另一个脉冲时间图。在图9中，VTGH通常较低(TG开启时除外)，且TG的栅极通常为浮动状态。在图10中，VTGH通常较高(TG开启时除外)，且TG的栅极通常较低。这意味着栅极电压更稳定。
由于开关设备是一个晶体管且位于垂直线中，因此可以在小像素尺寸传感器中实现XY地址曝光控制。与图2中的像素电路不同的是，可对每列中的像素曝光时间进行独立控制。
图11为本发明另一个实施例提供的像素电路。SW为PMOS晶体管。存在VTG_n,m低电平为负数的情况。在这种情况下，SW应为PMOS晶体管。其他像素晶体管、AMP、RS和SL为NMOS晶体管且位于Pwell区域。但是，PMOS晶体管需要Nwell区域和更大的区域。
图12为该像素电路排布在硅衬底表面上的俯视图，图13为该像素电路沿图12中的箭头排布在硅衬底上的横截面图。在图13中，其中一个PD与FD相邻且位于PD2上，另一个PD在右端且位于PD2上。TG向下穿过这些PD。PD2从衬底的内部延伸至后部，TG从衬底的表面延伸至PD2，电荷从PD2移动至TG。FD和Nwell下方的长矩形区域是比Pwell厚的p型区域，在这些区域和PD2之间具有狭窄空间。SW及其Nwell位于图13中水平方向上的PD之间，AMP、SL和RS晶体管位于图12中的垂直方向上。为扩大晶体管区域，晶体管堆叠在光电二极管(PD2)上。为将信号电荷从PD2转移至FD，TG在图13中的垂直方向上延伸。这使得电荷可以通过宽度狭窄的通道从深PD2区域转移至表面的FD区域。在图4中，大部分信号电荷存储在PD区域中。PD2中的信号电荷难以移动至FD，这是因为PD2距离FD较远。图13中的PD区域远远小于图4中的PD区域，并且可以存储的信号电荷要少得多。因此，大部分信号电荷存储在PD2区域中。通过垂直延伸的TG使得更多电荷能够从PD2转移至FD。
图14为图11中该像素电路的脉冲时间图。VTG_n,m、VTGH_n和VTGV_m的低电平为负数。当VTGH_n较低且VTGV_m较高时，TG为开启状态。
图15为本发明另一个实施例提供的像素电路的电路图。图像传感器包括多个像素电路。AMP、SL、Vsig线和ADC(图15中未示出)以图2中的相同方式连接至FD。
参考图15，像素电路包括32个像素单元。像素单元包括一个PD和一个TG(图15中的VTG)，且为四对水平地址线((VTGHe_n、VTGHo_n)、(VTGHe_n+1、VTGHo_n+1)、(VTGHe_n+2、VTGHo_n+2)和(VTGHe_n+3、VTGHo_n+3))和八列(m、m+1、m+2、m+3、m+4、m+5、m+6和m+7)的每个组合提供一个像素单元。m可以为0、8、16……，但不限于此。为每对水平地址线提供第一和第二SW。
将多对水平地址线分组。在图15中，每两对水平地址线构成一组。为每两列和每组成对水平地址线提供一个FD，且将与对应所述两列的像素单元中每组的任何一对水平脉冲线相连的像素单元连接至所述FD。
第一SW的栅极连接至一对水平地址线中的一条水平地址线(或垂直地址线)，第一SW的源极连接至垂直地址线(或一对水平地址线中的一条水平地址线)，第一SW的漏极连接至对应一对水平地址线的像素单元中所述每两列中的第一像素单元，连接至第一SW的水平地址线属于上述一对水平地址线。第二SW的栅极连接至一对水平地址线中的另一条水平地址线(或垂直地址线)，第二SW的源极连接至垂直地址线(或一对水平地址线中的另一条水平地址线)，第二SW的漏极连接至对应一对水平地址线的像素单元中所述每两列中的第二像素单元，连接至第二SW的水平地址线属于上述一对水平地址线。
每个像素单元包括：TG，其栅极连接至与相应水平地址线相连的SW的漏极，其源极连接至PD的阴极，其漏极连接至FD；以及PD，其阳极接地，其阴极连接至TG的源极。
在图15中，每个像素电路还包括：RS，其源极连接至电源电压，其漏极连接至所述像素电路的所有FD；AMP(图15中未示出)，其栅极连接至所述像素电路的所有FD，其源极连接至电源电压，其漏极连接至SL(图15中未示出)的源极；以及SL，其源极连接至AMP的漏极，其漏极连接至信号线(图15中未示出)。
图16为该像素电路排布在硅衬底表面上的俯视图。为四个光电二极管提供一个SW。在图16中，SW可以放置在水平方向上的RS之间和AMP/SL之间，而不会缩小光电二极管区域。
图17为图15中该像素电路的脉冲时间图。如图17所示，将相同的电压施加在PD_n,m、PD_n,m+2、PD_n,m+4和PD_n,m+6的四个TG上。并非对逐个像素进行曝光控制，包括四个像素的一组足够小，已经可以确保相邻块之间较小的曝光时间差异。
上述披露的仅是本发明的示例实施例，当然并非旨在限制本发明的保护范围。本领域普通技术人员可以理解的是，实施前述实施例的全部或部分流程以及根据本发明权利要求进行的等效修改都应属于本发明的范围内。

Claims (8)

1.一种互补型金属氧化物半导体CMOS图像传感器，其特征在于，包括：
采用二维方式排布的像素电路，其中：
每个像素电路包括：
开关晶体管SW，其栅极连接至水平脉冲线和垂直地址线中的一个，其源极连接至水平脉冲线和垂直地址线中的另一个，其漏极连接至转移栅极TG的栅极；
TG，其栅极连接至SW的漏极，其源极连接至光电二极管PD的阴极；
PD，其阳极接地，其阴极连接至TG的源极；
重置栅极RS，其源极连接至电源电压，其漏极连接至所述像素电路的浮动扩散器FD；以及
放大器晶体管AMP，其栅极连接至所述像素电路的FD，其源极连接至所述电源电压，其中：
先将脉冲施加在SW的栅极和源极以及RS的栅极，然后将脉冲施加在RS的栅极，最后将脉冲施加在SW的栅极和源极。
2.根据权利要求1所述的CMOS图像传感器，其特征在于，每个像素电路还包括：
浮动扩散器FD，连接至TG的漏极以及重置栅极RS的漏极。
3.根据权利要求1所述的CMOS图像传感器，其特征在于，包括多个TG，所述TG的栅极连接至SW的漏极。
4.根据权利要求3所述的CMOS图像传感器，其特征在于，包括两个、四个或八个TG，所述TG的栅极连接至SW的漏极。
5.根据权利要求1至3中任意一个所述的CMOS图像传感器，其特征在于，水平脉冲线和/或垂直地址线的低电平低于0V，且SW为PMOS晶体管。
6.根据权利要求1至3中任意一个所述的CMOS图像传感器，其特征在于，每个像素电路的RS、AMP和SW中的一些在水平方向上排成一行，其他RS、AMP和SW在垂直方向上排成一列。
7.根据权利要求1至3中任意一个所述的CMOS图像传感器，其特征在于，任何TG、FD、SW和RS均堆叠在PD上。
8.根据权利要求1至3中任意一个所述的CMOS图像传感器，其特征在于，还包括第二PD，所述PD从衬底的内部延伸至后部，TG从衬底的表面延伸至第二PD，电荷从第二PD移动至TG。
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