CN110462788A - 多孔半导体处理衬底 - Google Patents

多孔半导体处理衬底 Download PDF

Info

Publication number
CN110462788A
CN110462788A CN201880019462.4A CN201880019462A CN110462788A CN 110462788 A CN110462788 A CN 110462788A CN 201880019462 A CN201880019462 A CN 201880019462A CN 110462788 A CN110462788 A CN 110462788A
Authority
CN
China
Prior art keywords
porous
layer
substrate
conductor
porous semi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880019462.4A
Other languages
English (en)
Inventor
S·A·法内利
R·哈蒙德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN110462788A publication Critical patent/CN110462788A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/0203—Making porous regions on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Abstract

集成电路(IC)可以包括在半导体器件衬底的正面表面上的有源器件层。IC还可以包括正面电介质层，该正面电介质层具有与第二表面相对的第一表面，第一表面接触有源器件层。IC还可以包括与正面电介质层的第二表面接触的多孔半导体处理衬底。多孔半导体处理衬底可以是均匀掺杂的。

Description

多孔半导体处理衬底
相关申请的交叉引用
本申请要求2017年3月23日提交的题为“POROUS SEMICONDUCTOR HANDLESUBSTRATE”的美国临时专利申请No.62/475,730的优先权，其公开内容明确地通过引用整体并入本文。
技术领域
本公开一般涉及集成电路(IC)。更具体地，本公开涉及多孔半导体处理衬底。
背景技术
推动无线通信行业的一个目标是为消费者提供增加的带宽。在当前一代通信中载波聚合的使用为实现该目标提供了一种可能的解决方案。载波聚合使无线载波能够通过同时使用多个频率用于单个通信流来增加带宽。虽然向终端用户提供了增加的数据量，但由于用于数据传输的频率而在谐波频率处产生的噪声使载波聚合的实现变得复杂。例如，700MHz传输可能会产生2.1GHz处的谐波，这会干扰2GHz频率处的数据广播。
移动射频(RF)芯片(例如，移动RF收发器)的设计复杂性由于为了支持诸如载波聚合的通信增强而增加的电路功能而变得复杂。这些移动RF收发器的设计可包括绝缘体上硅技术的使用。绝缘体上硅(SOI)技术用分层的硅-绝缘体-硅衬底取代传统的硅衬底，以减少寄生器件电容并提高性能。基于SOI的器件不同于传统的硅制器件，因为硅结位于电隔离器(通常是掩埋氧化物(BOX)层)上方。然而，厚度减小的BOX层可能不足以减少由硅层上的有源器件与支撑BOX层的衬底的接近引起的人为谐波。
例如，目前使用SOI衬底制造高性能互补金属氧化物半导体(CMOS)射频(RF)开关技术。虽然SOI衬底可以提供对支持载波聚合的RF收发器中的人为谐波的一些保护，但是需要增加器件隔离并减少RF损耗。例如CMOS开关器件可以物理地接合到高电阻率(HR)处理晶片，如HR-硅或蓝宝石。开关器件与下层衬底的空间分离的增加显著改善CMOS开关的RF性能。遗憾的是，相对于体半导体晶片的成本而言，SOI晶片和处理衬底的使用相当昂贵。
发明内容
集成电路(IC)可以包括在半导体器件衬底的正面表面上的有源器件层。IC还可以包括正面电介质层，该正面电介质层具有与第二表面相对的第一表面，第一表面接触有源器件层。IC还可以包括与正面电介质层的第二表面接触的多孔半导体处理衬底。多孔半导体处理衬底可被均匀地掺杂。
制造集成电路(IC)的方法可以包括在半导体器件衬底的正面表面上制造有源器件层。该方法还可以包括在有源器件层上沉积正面电介质层。该方法还可以包括将多孔半导体处理衬底接合到电介质层的第一表面，其中第一表面远离电介质层的与有源器件层接触的第二表面。
集成电路(IC)可以包括在半导体器件衬底的正面表面上的有源器件层。IC还可以包括正面电介质层，该正面电介质层具有与第二表面相对的第一表面，第一表面接触有源器件层。IC还可以包括用于减少接触正面电介质层的第二表面的射频(RF)谐波的部件。
这已经相当广泛地概述了本公开的特征和技术优势，以便可以更好地理解随后的详细描述。下面将描述本公开的附加特征和优势。本领域技术人员应该理解，本公开可以容易地用作修改或设计用于实现本公开的相同目的的其他结构的基础。本领域技术人员还应该认识到，这种等效构造不脱离所附权利要求中阐述的本公开的教导。当结合附图考虑时，从以下描述将更好地理解被认为是本公开特征的关于其组织和操作方法的新颖特征以及其他目的和优势。然而，应该清楚地理解，提供每个附图仅用于说明和描述的目的，并不旨在作为本公开的限制的定义。
附图说明
图1示出了半导体晶片的透视图。
图2示出了裸片的横截面图。
图3A至图3E示出了根据本公开方面的层转移工艺期间的集成射频(RF)电路的横截面图。
图4示出了根据本公开方面的包括多孔半导体处理衬底的集成电路(IC)的横截面图。
图5A至图5C示出了根据本公开方面的图4的多孔半导体处理衬底的不同孔隙率。
图6示出了根据本公开方面的多孔半导体处理衬底与互补金属氧化物半导体(CMOS)晶片的接合。
图7示出了根据本公开方面的包括多孔半导体处理衬底的集成电路(IC)的横截面图。
图8示出了根据本公开方面的包括多孔半导体处理衬底的集成电路(IC)的横截面图，该多孔半导体处理衬底具有对应于切割划道的多孔部分。
图9示出了根据本发明方面的用于形成多孔硅的电化学蚀刻工艺。
图10是示出根据本发明方面的制造包括多孔半导体处理衬底的集成电路(IC)结构的方法的工艺流程图。
图11是根据本发明方面的采用具有多孔半导体处理衬底的RF芯片的射频(RF)前端(RFFE)模块的示意图。
图12是根据本公开方面的WiFi模块和射频(RF)前端(RFFE)模块的示意图，其中针对芯片组采用包括多孔半导体处理衬底的RF芯片以提供载波聚合。
图13是示出示例性无线通信系统的框图，其中可以有利地采用本公开的配置。
图14是示出根据一种配置的设计工作站的框图，其被用于半导体组件的电路、布局和逻辑设计。
具体实施方式
以下结合附图阐述的详细描述旨在作为对各种配置的描述，而无意表示是可实践本文所描述的构思的仅有配置。详细描述包括具体细节，以便提供对各种构思的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些构思。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这些构思。如本文所述，术语“和/或”的使用旨在表示“兼或”，并且术语“或”的使用旨在表示“异或”。
由于成本和功耗考虑，移动射频(RF)芯片设计(例如，移动RF收发器)已迁移到深亚微米工艺节点。移动RF收发器的设计复杂性因增加的电路功能以支持通信增强(例如载波聚合)而变得更加复杂。虽然向终端用户提供了增加的数据量，但由于用于数据传输的频率在谐波频率处产生的噪声而使载波聚合实现变得复杂。
移动射频(RF)芯片(例如，移动RF收发器)的设计复杂性由于增加的电路功能以支持诸如载波聚合之类的通信增强而变得复杂。这些移动RF收发器的设计可包括绝缘体上硅技术的使用。绝缘体上硅(SOI)技术用分层的硅-绝缘体-硅衬底取代传统的硅衬底，以减少寄生器件电容并提高性能。基于SOI的器件不同于传统的硅制器件，因为硅结位于电隔离器(通常是掩埋氧化物(BOX)层)上方。然而，厚度减小的BOX层可能不足以减少由硅层上的有源器件与支撑BOX层的衬底的接近引起的人为谐波。
例如，目前使用SOI衬底制造高性能互补金属氧化物半导体(CMOS)射频(RF)开关技术。为了增加器件隔离并减少RF损耗(例如，由于人为谐波引起)，这样的开关器件然后可以物理地接合到高电阻率(HR)处理晶片，例如HR-硅或蓝宝石。开关器件与下层衬底的空间分离的增加显著改善CMOS开关的RF性能。遗憾的是，相对于体半导体晶片的成本而言，SOI晶片(包括例如富陷阱层)的使用相当昂贵。
本公开的各个方面提供了通过在体半导体处理晶片的顶表面上创建多孔硅层来形成富陷阱层(TRL)的技术。多孔硅层减少了RF器件的谐波，并且相对于当前技术显著增加了线性度。例如，可以在晶片(例如，CMOS晶片)上制造电路，并将其转移到处理晶片的富陷阱多孔硅层上，以改善二次谐波和三次谐波。
多孔硅的生产成本相对较低。特别地，可以通过将硅晶片引入稀氢氟酸中的电化学蚀刻来制造多孔硅。体半导体晶片可以经受例如电化学蚀刻工艺，以在体半导体晶片的表面内形成多孔硅。多孔硅的孔隙度可以通过电流密度、酸的浓度和蚀刻的持续时间来控制。当在代替传统的富陷阱硅处理晶片而使用的体半导体处理晶片的表面上形成多孔硅时，成本降低。多孔半导体处理衬底可以包括对应于半导体器件衬底上的切割划道的高孔隙率部分。在本公开的方面中，多孔硅用作富陷阱层，而不必使用成本是体硅晶片的成本两倍的传统富陷阱硅处理晶片。
应当理解，术语“层”包括膜，除非另有说明，否则不应解释为表示垂直或水平厚度。如本文所述，术语“衬底”可以指切割的晶片的衬底，或者可以指未切割的晶片的衬底。类似地，术语芯片和裸片可以互换使用，除非这种互换会带来误解。
本公开的各个方面提供了用于为射频(RF)集成电路创建富陷阱层(TRL)的技术。通常，在体半导体处理晶片的表面上创建多孔硅层，其取代传统的富陷阱硅处理晶片。例如，可以使体半导体晶片(例如，体硅(Si)晶片)经受电化学蚀刻工艺，以在体半导体晶片的表面内形成多孔硅。
根据本公开的方面，具有多孔硅层的体半导体处理晶片可以表现出低电阻率。例如，没有光产生的P型多孔硅处理晶片的电阻率可以是从大约0.001ohm-cm至大约1ohm-cm中的任何值。类似地，没有光产生的N型多孔硅处理晶片的电阻率可以是从大约0.01ohm-cm至大约0.0001ohm-cm中的任何值。
体半导体处理晶片可以是均匀掺杂的P型或N型衬底，而不是注入的衬底。在注入时均匀掺杂的优点是均匀掺杂导致多孔硅层(例如，多孔层)中的孔的均匀性。另外，多孔硅层可具有大于10微米的深度。特别地，多孔硅层的深度与硅的有效电阻率有关。在RF信号的情况下，多孔硅层应该足够深(例如，>10微米)，以完全隔离器件，同时还允许RF开关的应用。
在一种配置中，在创建多孔层之后，可以将掺杂的晶片转换为高电阻率晶片。如果多孔层不够深(例如，<10微米)，并且晶片的主体具有例如大约1.0ohm-cm的电阻率，则这将导致不良的绝缘体。也就是说，多孔层将不是有效的富陷阱层，因为1.0ohm-cm的衬底的主体不会起到绝缘体的作用。因此，多孔硅层的示例性深度范围可以在10微米至50微米之间。另外，体半导体处理晶片在其大部分厚度上可以是多孔的，以破坏RF电路的寄生电阻通道的影响。
在一些配置中，多孔半导体处理衬底可以用氧化物密封或覆盖(例如，密封的氧化物多孔硅)。或者，氧化物可以布置在孔内。另外，多孔半导体处理衬底可以在不同层中包括不同的孔隙率或不同水平的孔隙率。这些层可以是不同的厚度，其中不同水平的孔隙度被分级或阶梯化。
根据一个方面，牺牲处理晶片被接合到互补金属氧化物半导体(CMOS)器件。然后将包括富陷阱多孔半导体层的半导体处理衬底接合到正面电介质层的第二表面。第一面可接触绝缘体(SOI)上硅晶片的有源器件层。可以在多孔半导体处理衬底和正面电介质层之间设置氧化物和/或粘合剂。
有利地，多孔硅用作富陷阱层，而不必使用传统的富陷阱硅处理晶片，其可能是体硅晶片成本的两倍。在一种配置中，集成电路器件可以包括在半导体器件衬底的正面表面上的有源器件层。所述集成电路器件可进一步包括正面电介质层，正面电介质层具有与第二表面相反的第一表面，所述第一表面接触有源器件层。在本公开的该方面中，集成电路器件包括接触正面电介质层的第二表面的多孔半导体处理衬底。有源器件层可以包括外延生长的硅层，其在150埃至750埃的范围内。在一种配置中，处理晶片可以是200微米，具有50微米的多孔层。
多孔层可以对应于RF器件下方的区域，使得所述多孔层是不连续的。例如，处理晶片上的多孔层可以包括多孔部分和非多孔部分，以对应于RF器件下方的处理晶片上的区域。另外，多孔层可以包括较高孔隙率的部分和较低孔隙率的部分，其中较高孔隙率的部分可以对应于处理晶片上的可用于切割的切割划道。例如，多孔处理晶片可以对准并接合到器件晶片，使得划道对齐。随后，可以使处理晶片经受背研磨，然后使用湿法蚀刻切割，而不是传统的例如锯切或刀切的切割方法。
图1示出了晶片的透视图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层材料的衬底材料。晶片100可以是：化合物材料，例如砷化镓(GaAs)或氮化镓(GaN)；三元材料，例如砷化铟镓(InGaAs)；四元材料；硅；石英；玻璃；或任何可以作衬底材料的材料。尽管许多材料本质上可以是晶体材料，但是多晶或非晶材料也可以用于晶片100。例如，衬底的各种选择包括玻璃衬底、半导体衬底、芯层叠衬底、无芯衬底、印刷电路板(PCB)衬底或其它类似衬底。
可以向晶片100或者耦合到晶片100的层提供能够在晶片100中或晶片100上形成不同类型的电子器件的材料。另外，晶片100可以具有指示晶片100的晶向的取向102。取向102可以是如图1所示的晶片100的平坦边缘，或者可以是凹口或其他标记以示出晶片100的晶向。假定是半导体晶片，则取向102可以指示晶片100中晶格的平面的米勒指数。
一旦根据需要处理完晶片100，就沿着切割线104分割晶片100。例如，一旦完成晶片100上的集成电路的制造，就沿着切割线104分割晶片100，切割线104可以被称为“切割划道”。切割线104指示晶片100将被分开或分成片的位置。切割线104可以限定已经在晶片100上已经制造的各种集成电路的轮廓。
一旦限定了切割线104，就可以将晶片100锯开或以其他方式分离成片以形成裸片106。裸片106中的每一个可以是具有许多器件的集成电路，或者可以是单个电子器件。裸片106的物理尺寸(也可以称为芯片或半导体芯片)至少部分地取决于将晶片100分成特定尺寸的能力以及裸片106被设计为包含的单个器件的数量。
一旦晶片100已经被分离成一个或多个裸片106，裸片106可以被安装到封装中以允许对在裸片106上制造的器件和/或集成电路的接入。封装可以包括单列直插式封装、双列直插式封装、主板封装、倒装芯片封装、铟点/凸点封装或提供对芯片106的接入的其他类型的器件。还可以通过引线接合、探针或其他连接件直接接入裸片106，而无需将裸片106安装到单独的封装体中。晶片100可以用作包括多孔硅层的处理衬底，例如，如图4所示。
图2示出了裸片106的横截面图。在裸片106中，可以存在衬底200，衬底200可以是半导体材料和/或可以用作电子器件的机械支撑件。衬底200可以是掺杂的半导体衬底，其具有遍及衬底200存在的电子(指定为N沟道)或空穴(指定为P沟道)电荷载流子。随后用电荷载流子离子/原子掺杂衬底200可以改变衬底200的电荷承载能力。备选地，衬底可以是半绝缘衬底，包括化合物半导体晶体管。
在衬底200(例如，半导体衬底)内，可以存在阱202和204，其可以是场效应晶体管(FET)的源极和/或漏极，或者阱202和/或204可以是鳍结构FET(FinFET)的鳍状结构。阱202和/或204也可以是其他器件(例如，电阻器、电容器、二极管或其他电子器件)，这取决于阱202和/或204的结构和其他特性以及衬底200的周围结构。
半导体衬底还可以具有阱206和阱208。阱208可以完全在阱206内，并且在一些情况下，可以形成双极结型晶体管(BJT)、异质结双极晶体管(HBT)或其他类似的化合物半导体晶体管。阱206还可以用作隔离阱以将阱208与裸片106内的电场和/或磁场隔离。
可以将层(例如，210至214)添加到裸片106。层210可以是例如氧化物或绝缘层，其可以将阱(例如，202-208)彼此隔离或者与裸片106上的其他器件隔离。在这种情况下，层210可以是二氧化硅、聚合物、电介质或另一电绝缘层。层210也可以是互连层，在这种情况下，它可以包括导电材料，例如铜、钨、铝、合金或者其他导电或金属材料。
层212也可以是电介质或导电层，这取决于期望的器件特性和/或层(例如，210和214)的材料。层214可以是包封层，其可以保护层(例如，210和212)以及阱202-208和衬底200免受外力。例如但不作为限制，层214可以是保护裸片106免受机械损坏的层，或者层214可以是保护裸片106免受电磁或辐射损坏的材料层。
在裸片106上设计的电子器件可以包括许多特征或结构组件。例如，裸片106可以暴露于任何数量的方法以将掺杂剂赋予衬底200、阱202-208以及如果需要，赋予层(例如，210-214)。例如但不作为限制，裸片106可以暴露于离子注入、通过扩散工艺驱动到晶格中的掺杂剂原子的沉积、化学气相沉积、外延生长或其他方法。通过选择性生长、材料选择和部分层(例如，210-214)的去除，以及通过衬底200和阱202-208的选择性去除、材料选择和掺杂剂浓度，可以在本公开的范围内形成许多不同的结构和电子器件。
此外，可以通过各种工艺选择性地去除或添加衬底200、阱202-208和层(例如，210-214)。化学湿法蚀刻、化学机械平坦化(CMP)、等离子体蚀刻、光致抗蚀剂掩模、镶嵌工艺和其他方法可以创建本公开的结构和器件。本公开的各方面提供了包括多孔半导体处理衬底的RF芯片。多孔半导体处理器衬底上的这些RF芯片还可以包括滤波器、双工器、三工器、低通滤波器和/或陷波滤波器、或在射频(RF)前端模块的形成中有用的其他类似电路元件，例如如图11和图12所示。
图3A至图3E示出了层转移工艺期间的集成射频(RF)电路300的横截面图。如图3A所示，RF绝缘体上硅(SOI)器件包括由牺牲衬底301(例如，体晶片)支撑的掩埋氧化物(BOX)层320上的器件310。RF SOI器件还包括在第一电介质层306内的耦合到器件310的互连350。如图3B所示，处理衬底302(例如多孔处理衬底)被接合到RF SOI器件的第一电介质层306。另外，去除牺牲衬底301。使用层转移工艺去除牺牲衬底301使得通过增加电介质厚度实现了高性能、低寄生的RF器件。也就是，RF SOI器件的寄生电容与电介质厚度成比例，电介质厚度决定了器件310和处理衬底302之间的距离。
如图3C所示，一旦固定处理衬底302并去除牺牲衬底301，RF SOI器件就被翻转。如图3D所示，使用例如常规互补金属氧化物半导体(CMOS)工艺执行层转移后金属化工艺。如图3E所示，通过沉积钝化层、打开接合焊盘、沉积再分布层以及形成导电凸块/柱以使集成RF电路结构300能够接合到系统板(例如，印刷电路板(PCB))，来完成集成RF电路结构300。处理衬底302可以由体半导体衬底构成，该体半导体衬底包括起富陷阱层作用的多孔硅层，例如，如图4所示。
本公开的各个方面提供了用于制造多孔半导体处理衬底的技术。该制造工艺可以通过层转移和转移后金属化来补充，以提供对集成射频(RF)集成结构的器件的背面的接入。相比之下，在前端工艺线(FEOL)处理期间形成的对器件的接入通常在中端工艺线(MOL)处理期间提供，中端工艺线(MOL)处理在器件的栅极和源极/漏极区域与后端工艺线(BEOL)互连层(例如，M1、M2等)之间提供接触。
本公开的各方面通过使用体半导体处理晶片中的多孔半导体(例如，硅(Si))层来创建富陷阱层来减少RF器件的谐波。多孔半导体层减少了RF器件的谐波并且相对于当前技术显著地增加了线性度。例如，可以在晶片(例如，CMOS晶片)上制造电路，并将其转移到处理衬底的富陷阱层上，以改善二次谐波和三次谐波，例如如本文所述。
图4示出了根据本公开方面的多孔半导体处理衬底402。多孔半导体处理衬底402(例如，体半导体处理晶片或SOI晶片)可以包括多孔硅层416。多孔硅层416可以是相对于多孔半导体处理衬底402的厚度的各种深度。例如，多孔半导体处理衬底可以具有50微米的厚度，并且多孔硅层416可以是10微米深。当然，多孔半导体处理衬底402的各种其他厚度和多孔硅层416的深度也是可能的。根据本公开的各个方面，多孔硅层416的深度可以延伸多孔半导体处理衬底402的整个厚度或部分厚度。
根据本公开的一个方面，多孔硅层416可以从多孔半导体处理衬底402的顶表面420向下延伸。例如，在化学蚀刻(例如，稀氢氟酸中的电化学蚀刻)期间，可以蚀刻顶表面420以创建多孔硅层416。可以通过控制电流密度、酸的浓度和蚀刻的持续时间来确定多孔硅层416的不同孔隙率。例如，多孔硅层416可以是20％-60％的多孔。另外，多孔硅层416可以是10-50微米厚，多孔半导体处理衬底402可以是200-700微米厚。
根据本公开的方面，多孔硅层416可以跨多孔半导体处理衬底402的顶表面420(例如，全面)而延伸。备选地，多孔半导体处理衬底402可以包括未蚀刻部分430，其可以围绕多孔半导体处理衬底402的圆周形成外环，或者可以被限制在蚀刻期间晶片保持器接触多孔半导体处理衬底402的位置。
根据本公开的一个方面，顶表面420可以是密封的(例如，高压密封)或用氧化物(例如，密封的氧化物多孔硅)覆盖，或者孔可以在其中包括氧化物。这将使顶表面420平滑以允许更好地接合到互补金属氧化物半导体(CMOS)晶片(例如，器件晶片)。根据本公开的另一方面，除了提供对器件晶片的粘附之外，粘合剂还可以覆盖表面孔。
图5A至图5C示出了多孔硅层416的不同孔隙率。例如，多孔半导体处理衬底402可以在不同层中包括不同的孔隙率或不同水平的孔隙率。这些层可以是不同的厚度，其中不同水平的孔隙度被分级或阶梯化。
图5A示出了40％多孔的多孔硅层416。多孔硅层416的孔隙率可包括不同尺寸的孔，例如包括但不限于大孔510、中孔520和小孔530。
根据本公开的一个方面，多孔硅层416可以包括围绕顶部区域512的大孔510、围绕中间区域522的中间孔520以及围绕多孔硅层416的底部区域532的小孔530。例如，孔的尺寸可以朝向多孔硅层416的底部区域532减小，并且可以朝向多孔硅层416的顶部区域512增加，从而创建具有不同孔隙率的不同深度。这可能是由于从多孔半导体处理衬底402的顶表面420向内蚀刻的化学蚀刻引起的。因为首先蚀刻顶表面420，并且化学蚀刻从顶表面420更深地穿透，所以中间区域522和底部区域532受到的影响较小，导致朝向底部区域532的较小的孔。
图5B示出了30％多孔的多孔硅层416。与图5A的40％多孔衬底相比，多孔硅层416的孔隙率可以更均匀。这可能是由于影响顶表面420的化学蚀刻在较低孔隙率下更均匀。随着期望的孔隙率增加，孔的尺寸可以根据它们相对于顶表面420的深度而变化更大，因为化学蚀刻的方向从顶表面420向内移动。
图5C示出了20％多孔的多孔硅层416。与图5B的30％多孔衬底相比，多孔硅层416的孔隙率可以更均匀。类似于上面的图5B，这可能是由于影响顶表面420的化学蚀刻在较低孔隙率下更均匀。因此，如果需要更均匀的孔分布，可以选择较低的孔隙率。
根据本公开内容的一个方面，较高孔隙率的性能结果表明，作为富陷阱层，可能需要较高的孔隙率。随着孔隙率的增加，孔隙尺寸的变化也会增加。另外，如果衬底太多孔(例如，大约80％)，则衬底可能变得易碎。
与传统的高电阻率富陷阱层(HR-TRL)衬底相比，使用多孔半导体处理衬底402的优势在于，孔创建富陷阱层，同时制造相对便宜。常规HR-TRL衬底和多孔半导体处理衬底402之间的性能比较表明，30％多孔衬底产生至少35dB的改善。
图6示出了多孔半导体处理衬底602与互补金属氧化物半导体(CMOS)晶片608的接合。例如，CMOS晶片608可以包括在半导体器件衬底(例如，CMOS晶片608)的正面表面606上的有源器件层604。有源器件层604可以是外延生长的硅层，其包括有源器件和无源器件，例如晶体管、电阻器、电容器、电感器等。外延生长的硅层的厚度可以在150埃至750埃的范围内。所述CMOS晶片608还可以包括正面电介质层610，该正面电介质层610具有与第二表面614相反的第一表面612。例如，第一表面612可以接触在正面表面606上的有源器件层604。
根据本公开的一个方面，多孔半导体处理衬底602可以通过正面电介质层610的第二表面614接合到CMOS晶片608。多孔半导体处理衬底602可以包括多孔硅层616，其创建用于射频(RF)IC的富陷阱层(TRL)。例如，多孔硅层616可以是10-50微米厚，20％-60％多孔，并且可以接近和/或接触正面电介质层610。在一种配置中，多孔半导体处理衬底602可以是200-700微米厚。另外，氧化物和/或粘合剂可以在多孔半导体处理衬底602和正面电介质层610之间以促进接合。
可以在体半导体处理晶片的顶表面620上蚀刻多孔硅层416，以创建多孔半导体处理衬底602，其取代传统的富陷阱硅处理晶片。例如，体半导体晶片(例如，体硅(Si)晶片)可以经受电化学蚀刻工艺以在体半导体晶片的表面内形成多孔硅。多孔硅的孔隙度可以通过电流密度、酸的浓度和蚀刻的持续时间来控制。
根据本公开的方面，CMOS晶片608可以通过参考图3A至图3E描述的层转移工艺接合到多孔半导体处理衬底602。例如，可以在CMOS晶片608上制造包括有源器件和无源器件的有源器件层604。随后，将有源器件层604倒装安装到多孔半导体处理衬底602。可选地，可以去除CMOS晶片608。然后可以根据图3A至图3E中描述的层转移工艺来执行随后的后端工艺线(BEOL)处理。
图7示出了根据本公开方面的包括多孔半导体处理衬底702的集成电路(IC)700的横截面图。
IC 700可以包括通过正面电介质层710接合到多孔半导体处理衬底702的CMOS晶片708。例如，多孔半导体处理衬底702可以接触正面电介质层710的第二表面714，如上面在图6中所描述的。正面电介质层710和多孔半导体处理衬底702可以通过氧化物和/或粘合剂接合。
可以在CMOS晶片708的正面表面706上制造有源器件层704。正面电介质层710可以具有与第二表面714相对的第一表面712。例如，第一表面712可以接触正面表面706上的有源器件层704。
多孔半导体处理衬底702可以包括多孔硅层716，其创建用于射频(RF)IC的富陷阱层(TRL)。如本文所述，多孔硅层716可以是10-50微米厚，20％-60％多孔，并且可以接近和/或接触正面电介质层710。在一种配置中，多孔半导体处理衬底702可以是200-700微米厚。
根据本公开的方面，多孔半导体处理衬底702可以是均匀掺杂的。例如，多孔半导体处理衬底702可以是均匀掺杂的P型或N型衬底，而不是注入的衬底。在注入时均匀掺杂的优势是，均匀掺杂导致孔的均匀性。孔也可以是中孔的(例如，孔直径在2nm和20nm之间)。
附加地，多孔硅层716(例如，多孔层)可具有大于10微米的深度。多孔硅层716的示例性深度范围可以在10微米至50微米之间。多孔半导体处理衬底702在其大部分厚度上可以是多孔的，以便破坏RF电路的寄生电阻沟道的影响。
根据本公开的方面，多孔半导体处理衬底702可以具有低电阻率。例如，没有光产生的P型多孔硅处理晶片的电阻率可以是约0.001ohm-cm至约1ohm-cm的任何值，并且没有光产生的N型多孔硅处理晶片的电阻率可以是从约0.01ohm-cm到约0.0001ohm-cm的任何值。
根据本公开的方面，多孔半导体处理衬底702可以被密封(例如，高压密封)或用氧化物覆盖(例如，密封的氧化物多孔硅)，或者孔可以在其中包括氧化物。附加地，多孔半导体处理衬底702可以在不同层中包括不同的孔隙率或不同水平的孔隙率。这些层可以是不同的厚度，其中不同水平的孔隙度被分级或阶梯化。
图8示出了根据本公开方面的包括多孔半导体处理衬底802的集成电路(IC)800的横截面图，该多孔半导体处理衬底802具有对应于切割划道的多孔部分。
多孔半导体处理衬底802可以包括具有与RF器件804下面的区域对应的不同孔隙率的多孔硅层816，使得多孔硅层816不连续。例如，多孔硅层816可以包括第一孔隙率部分820和第二孔隙率部分822，其中第一孔隙率部分820可以对应于多孔半导体处理衬底802上可以用于切割的切割划道(未示出)。第一孔隙率部分820(例如，高于60％多孔)可以比第二孔隙度部分822(例如，低于60％多孔)更多孔。多孔半导体处理衬底802可以对准并接合到器件晶片808，使得划道对齐。对多孔半导体处理衬底802进行背研磨以暴露第一孔隙率部分820的部分，并且蚀刻多孔硅层816将切割多孔半导体处理衬底802以与划道对齐。
附加地，代替具有低孔隙率部分，多孔半导体处理衬底802上的多孔硅层816可以包括多孔部分和非多孔部分，以对应于RF器件下面的多孔半导体处理衬底802上的区域。例如，多孔部分将与器件晶片808的划道对齐。随后将进行背研磨和蚀刻以切割多孔半导体处理衬底802。
根据本公开的一个方面，多孔硅层816还可以包括不同深度的多孔部分。例如，第一孔隙度部分820可以包括与要蚀刻的划道对准的深多孔部分(例如，约100微米)，并且第二孔隙度部分822可以包括充当富陷阱层的浅多孔部分(例如，约50微米)。第一孔隙率部分820(例如，高于60％多孔)可以比第二孔隙度部分822(例如，低于60％多孔)更多孔，或者它们可以相等。背研磨暴露深多孔部分，而浅多孔部分不暴露。随后，可以使用湿法蚀刻来切割多孔半导体处理衬底802，而不是传统的切割方法，例如锯切或刀切。备选地，深多孔部分的孔隙率可足以通过沿着划道断裂多孔半导体处理衬底802来提供干净的断开。
使用与器件晶片808的划道对齐的多孔硅层816的部分进行切割的优势在于，它极大地简化了切割工艺并降低了成本。第一孔隙度部分820可以使用掩模和蚀刻与划道对准。掩模将待蚀刻的部分与划道对准，并且随后的蚀刻将创建与划道对准的第一孔隙度部分820。
图9示出了根据本发公开方面的用于形成多孔硅的电化学蚀刻900。待蚀刻的晶片902(例如硅(Si))通过晶片保持器904保持在氢氟浴910中的位置。然后在阳极912和阴极914上施加电流，这使晶片902被蚀刻。窗口920允许观察蚀刻工艺。
可以通过改变电流密度、酸的浓度和蚀刻的持续时间来控制晶片902的期望孔隙度。电流密度、酸浓度和持续时间越高，蚀刻越高，这导致更高的孔隙率。
根据本公开的方面，可以修改电化学蚀刻900以仅蚀刻晶片902的单面。例如，晶片保持器904可以包括背衬(未示出)以仅暴露晶片902的一面。附加地，晶片保持器可以围绕晶片902的圆周保持晶片902，从而在晶片902的圆周周围创建未蚀刻部分。晶片保持器904可以以其它方式被修改以保持晶片902，同时覆盖晶片902的不被蚀刻的部分。
图10是说明根据本公开方面的制造包括多孔半导体处理衬底的集成电路(IC)结构的方法的流程图。方法1000中的框可以以所示顺序执行或不执行，并且在一些方面，可以至少部分地并行执行。
在框1002处，在半导体衬底的正面表面上制造有源器件层。例如，如图6所示，有源器件层604可以形成在半导体器件衬底(例如，CMOS晶片608)上。
在框1004处，将正面电介质层沉积在有源器件层上。在框1006处，将多孔半导体处理衬底接合到正面电介质层。例如，如图6所示，多孔半导体处理衬底602可以接合到正面电介质层610的第二表面614，第二表面614与正面电介质层610的与有源器件层604接触的第一表面612相反。
在本公开的一个方面，可以蚀刻晶片(例如，体半导体晶片)以形成多孔半导体处理衬底602。例如，可以对晶片进行电化学蚀刻以形成多孔半导体处理衬底602。多孔半导体处理衬底602可以包括多孔硅层616。在一些示例中，多孔半导体处理衬底602的孔隙率可以变化(例如，从20％多孔到60％多孔)。例如，孔隙率可以在多孔半导体处理衬底602的不同深度层或表面区域处变化。附加地，多孔半导体处理衬底602可以用氧化物覆盖或密封。
根据本公开的附加方面，多孔硅层816可以包括对应于多孔半导体处理衬底802上的切割划道的高孔隙率部分(例如，高于30％多孔)，如图8所示。例如，IC的制造可以进一步包括：背研磨多孔半导体处理衬底802以露出多孔部分，以及蚀刻多孔部分。
本公开的各个方面提供了通过在体半导体处理晶片的顶表面上创建多孔硅层来形成富陷阱层(TRL)的技术。多孔硅层减少了RF器件的谐波，并且相对于当前技术显著增加了线性度。例如，可以在晶片(例如，CMOS晶片)上制造电路，并将其转移到处理晶片的富陷阱多孔硅层上，以改善二次谐波和三次谐波。
通过将硅晶片引入稀氢氟酸中的电化学蚀刻，可以廉价地制造多孔硅。例如，可以使体半导体晶片经受电化学蚀刻工艺，以在体半导体晶片的表面内形成多孔硅。多孔硅的孔隙度可以通过电流密度、酸的浓度和蚀刻的持续时间来控制。通过在体半导体处理晶片的表面上、而不是传统的富陷阱硅处理晶片的表面上形成多孔硅，可以降低成本。多孔半导体处理衬底还可以包括对应于半导体器件衬底上的划道的高孔隙率部分。在本公开的方面中，多孔硅用作富陷阱层，而不使用其成本是体硅晶片两倍的传统富陷阱硅处理晶片。
根据本公开的另一方面，描述了一种集成电路(IC)。该IC包括用于减少接触正面电介质层的第二表面的射频(RF)谐波的部件。用于减少RF谐波的部件可以例如包括多孔半导体处理衬底602，如图6所示。在另一方面，前述部件可以是任何层、模块或被配置为执行通过前述部件叙述的功能的任何装置。
图11是根据本公开方面的采用包括多孔半导体处理衬底的RF芯片的射频(RF)前端(RFFE)模块1100的示意图。RF前端模块1100包括功率放大器1102、双工器/滤波器1104和射频(RF)开关模块1106。功率放大器1102放大信号至用于传输的特定功率电平。根据各种不同的参数，包括频率、插入损耗、衰减等，双工器/滤波器1104过滤输入/输出信号。另外，RF开关模块1106可以选择输入信号的某些部分以传递到RF前端模块1100的其余部分。
RF前端模块1100还包括调谐器电路1112(例如，第一调谐器电路1112A和第二调谐器电路1112B)、双工器1119、电容器1116、电感器1118、接地端子1115和天线1114。调谐器电路1112(例如，第一调谐器电路1112A和第二调谐器电路1112B)包括诸如调谐器、便携式数据条目终端(PDET)和家用模数转换器(HKADC)的组件。调谐器电路1112可以执行天线1114的阻抗调谐(例如，电压驻波比(VSWR)优化)。RF前端模块1100还包括耦合到无线收发器(WTR)1120的无源组合器1108。无源组合器1108组合来自第一调谐器电路1112A和第二调谐器电路1112B的检测到的功率。无线收发器1120处理来自无源组合器1108的信息，并将该信息提供给调制解调器1130(例如，移动台调制解调器(MSM))。调制解调器1130向应用处理器(AP)1140提供数字信号。
如图11所示，双工器1119位于调谐器电路1112的调谐器组件和电容器1116、电感器1118和天线1114之间。双工器1119可以放置在天线1114和调谐器电路1112之间，以提供从RF前端模块1100到包括无线收发器1120、调制解调器1130和应用处理器1140的芯片组的高系统性能。双工器1119还在高频带频率和低频带频率二者上进行频域复用。在双工器1119对输入信号执行其频率复用功能之后，双工器1119的输出被馈送到包括电容器1116和电感器1118的可选LC(电感器/电容器)网络。该LC网络可以在需要时为天线1114提供额外的阻抗匹配组件。然后，天线1114发送或接收具有特定频率的信号。尽管示出了单个电容器和电感器，但也可以考虑多个组件。
图12是根据本公开方面的用于芯片组1260的包括第一双工器1290-1的WiFi模块1270和包括第二双工器1290-2的RF前端模块1250的示意图1200，芯片组1260包括具有多孔半导体处理器衬底的RF芯片。WiFi模块1270包括将天线1292可通信地耦合到无线局域网模块(例如，WLAN模块1272)的第一双工器1290-1。RF前端模块1250包括第二双工器1290-2，其通过双工器1280将天线1294可通信地耦合到无线收发器(WTR)1220。无线收发器1220和WiFi模块1270的WLAN模块1272被耦合到调制解调器(MSM，例如，基带调制解调器)1230，调制解调器1230由电源1252通过电源管理集成电路(PMIC)1256供电。芯片组1260还包括电容器1262和1264以及电感器1266以提供信号完整性。PMIC 1256、调制解调器1230、无线收发器1220和WLAN模块1272均包括电容器(例如，1258、1232、1222和1274)并且根据时钟1254操作。芯片组1260中的各种电感器和电容器组件的几何形状和布置可以减少组件之间的电磁耦合。
图13是示出其中有利地采用本公开方面的示例性无线通信系统1300的框图。出于说明的目的，图13示出了三个远程单元1320、1330和1350以及两个基站1340。将认识到，无线通信系统可以具有更多的远程单元和基站。远程单元1320、1330和1350包括IC器件1325A、1325C和1325B，其包括所公开的多孔半导体处理衬底。应该认识到，其他器件也可以包括所公开的多孔半导体处理衬底，例如基站、开关器件和网络设备。图13示出了从基站1340到远程单元1320、1330和1350的前向链路信号1380以及从远程单元1320、1330和1350到基站1340的反向链路信号1390。
在图13中，远程单元1320被示出为移动电话，远程单元1330被示出为便携式计算机，远程单元1350被示出为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持个人通信系统(PCS)单元、诸如个人数字助理(PDA)的便携式数据单元、支持GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如抄表设备的固定位置数据单元、或者存储或检索数据或计算机指令的其他通信设备或其组合。尽管图13示出了根据本公开方面的远程单元，但是本公开不限于这些示例性示出的单元。本公开的各方面可适用于许多器件，其包括所公开的多孔半导体处理衬底。
图14是示出用于半导体组件的电路、布局和逻辑设计的设计工作站的框图，所述半导体组件例如是上面公开的多孔半导体处理衬底。设计工作站1400包括硬盘1401，其包含操作系统软件、支持文件和诸如Cadence或OrCAD的设计软件。设计工作站1400还包括显示器1402，以便于电路设计1410或多孔半导体处理衬底1412，例如多孔半导体处理衬底。提供存储介质1404用于有形地存储电路设计1410或多孔半导体处理衬底1412。电路设计1410或多孔半导体处理衬底1412可以以诸如GDSII或GERBER的文件格式存储在存储介质1044上。该存储介质1404可以是CD-ROM、DVD、硬盘、快闪存储器或其它合适设备。此外，设计工作站1400包括用于接受来自存储介质1404的输入或将输出写入存储介质1404的驱动装置1403。
记录在存储介质1404上的数据可以指定逻辑电路配置、用于光刻掩模的图案数据或用于诸如电子束光刻的串行写入工具的掩模图案数据。数据还可以包括逻辑验证数据，例如与逻辑模拟相关联的时序图或网络电路。通过减少用于设计半导体晶片的处理数量，在存储介质1404上提供数据有助于电路设计1410或多孔半导体处理衬底1412的设计。
所附权利要求及其等同物旨在涵盖落入保护范围和精神内的这些形式或修改。例如，这里公开的示例装置、方法和系统可以应用于订阅多个通信网络和/或通信技术的多SIM无线设备。除了其它之外，本文公开的装置、方法和系统还可以数字地且不同地实现。图中所示的各种组件可以实现为例如但不限于处理器上的软件和/或固件、ASIC/FPGA/DSP或专用硬件。而且，以上公开的特定示例方面的特征和属性可以以不同方式组合以形成另外的方面，所有这些方面都落入本公开的范围内。
提供前述方法描述和工艺流程图仅作为说明性示例，并不旨在要求或暗示必须以所呈现的顺序执行该方法的操作。某些操作可以以不同顺序执行。诸如“之后”、“然后”、“接下来”等词语并不旨在限制操作的顺序；这些用语只是用来引导读者阅读方法的描述。
结合本文中所揭示的方面而描述的各种说明性逻辑块、模块、电路和操作可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，本文已经在其功能方面一般性地描述了各种示例性的组件、块、模块、电路和操作。将此功能性实施为硬件还是软件取决于具体应用和强加于整个系统的设计约束。技术人员可以针对每个具体应用以不同方式实现所描述的功能，但是这种实现决策不应被解释为导致脱离本公开的范围。
用于实现结合本文公开的各个方面描述的各种说明性逻辑、逻辑块、模块和电路的硬件可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或被设计用于执行本文所述功能的其任何组合来实现或执行。通用处理器可以是微处理器，但在备选方案中，处理器可以是任何传统的处理器、控制器、微控制器或状态机。处理器还可以被实现为接收器器件的组合(例如DSP和微处理器的组合)、多个微处理器、结合DSP内核的一个或多个微处理器或任何其他这样的配置。备选地，一些操作或方法可以由特定于给定功能的电路执行。
在一个或多个示例性方面中，本文中所描述的功能可以硬件、软件、固件或其任何组合来实现。如果以软件实现，则可以将功能作为一个或多个指令或代码存储在非暂时性计算机可读存储介质或非暂时性处理器可读存储介质上。本文所公开的方法或算法的操作通过可驻留在非暂时性计算机可读或处理器可读存储介质上的处理器可执行指令来体现。非暂时性计算机可读或处理器可读存储介质可以是可由计算机或处理器访问的任何存储介质。作为示例而非限制，这种非暂时性计算机可读或处理器可读存储介质可包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、闪存存储器、CD-ROM或其他光盘存储装置、磁盘存储部或其他磁存储设备、或可用于以指令或数据结构的形式存储所需程序代码并且可由计算机访问的任何其他介质。这里使用的磁盘和光盘包括致密盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软盘和蓝光光盘，其中磁盘通常以磁性方式再现数据而光盘通过激光光学地再现数据。以上的组合也包括在非暂时性计算机可读和处理器可读介质的范围内。附加地，方法或算法的操作可以作为代码和/或指令的一个或任何组合或一组代码和/或指令驻留在非暂时性处理器可读存储介质和/或计算机可读存储介质上，其可以合并到计算机程序产品中。
尽管已经详细描述了本公开及其优势，但是应当理解，在不脱离由所附权利要求限定的本公开的技术的情况下，可以在本文中进行各种改变、替换和更改。例如，关于衬底或电子器件使用诸如“上方”和“下方”的关系术语。当然，如果衬底或电子器件倒置，则上方变为下方，反之亦然。另外，如果侧向定向，则上方和下方可以指衬底或电子器件的侧面。此外，本申请的范围不旨在限于说明书中描述的处理、机器、制造和物质组成、部件、方法和步骤的特定配置。因为根据本公开可以利用本文描述的对应配置，因此本领域普通技术人员通过本公开将容易理解，现有或以后开发的可以执行与本公开所述配置基本相同的功能或实现基本相同的功能的工艺、机器、制造、物质组成、部件、方法或步骤。因此，所附权利要求旨在在其范围内包括这样的工艺、机器、制造、物质组成、部件、方法或步骤。

Claims (21)

1.一种集成电路(IC)，包括：
半导体器件衬底的正面表面上的有源器件层；
正面电介质层，具有与第二表面相对的第一表面，所述第一表面接触所述有源器件层；和
多孔半导体处理衬底，接触所述正面电介质层的所述第二表面，其中所述多孔半导体处理衬底均匀掺杂。
2.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括多孔半导体层，所述多孔半导体层具有大于10微米的深度。
3.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括体硅晶片。
4.根据权利要求1所述的IC，其中所述多孔半导体处理衬底被氧化物密封或覆盖。
5.根据权利要求1所述的IC，还包括在所述多孔半导体处理衬底和所述正面电介质层之间的氧化物和/或粘合剂。
6.根据权利要求1所述的IC，还包括在所述多孔半导体处理衬底的孔内的氧化物。
7.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括密封的氧化物多孔硅。
8.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括不同的孔隙率。
9.根据权利要求1所述的IC，其中所述多孔半导体处理衬底在不同层中包括不同水平的孔隙率。
10.根据权利要求9所述的IC，其中所述不同水平的孔隙率是渐变的或阶梯式的。
11.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括靠近所述正面电介质层的50微米厚的层。
12.根据权利要求1所述的IC，其中所述多孔半导体处理衬底包括对应于所述半导体器件衬底上的切割划道的高孔隙率部分。
13.根据权利要求1所述的IC，被集成到RF前端模块中，所述RF前端模块被包含在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一项中。
14.一种制造集成电路(IC)的方法，包括：
在半导体器件衬底的正面表面上制作有源器件层；
在所述有源器件层上沉积正面电介质层；以及
将多孔半导体处理衬底接合到所述正面电介质层的第一表面，其中所述第一表面远离所述正面电介质层的与所述有源器件层接触的第二表面。
15.根据权利要求14所述的方法，还包括蚀刻体半导体晶片以形成所述多孔半导体处理衬底。
16.根据权利要求14所述的方法，其中所述多孔半导体处理衬底包括多孔层。
17.根据权利要求16所述的方法，其中所述多孔层包括对应于所述半导体器件衬底上的划道的高孔隙率部分。
18.根据权利要求17所述的方法，还包括：
背研磨所述多孔半导体处理衬底以露出所述高孔隙率部分；以及
蚀刻所述高孔隙率部分。
19.根据权利要求14所述的方法，还包括将所述IC集成到RF前端模块中，所述RF前端模块被包含在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一项中。
20.一种集成电路(IC)，包括：
在半导体器件衬底的正面表面上的有源器件层；
正面电介质层，具有与第二表面相对的第一表面，所述第一表面接触所述有源器件层；以及
用于减少接触所述正面电介质层的所述第二表面的射频(RF)谐波的部件。
21.根据权利要求20所述的IC，被集成到RF前端模块中，所述RF前端模块被包含在音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话和便携式计算机中的至少一项中。
CN201880019462.4A 2017-03-23 2018-01-30 多孔半导体处理衬底 Pending CN110462788A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762475730P 2017-03-23 2017-03-23
US62/475,730 2017-03-23
US15/669,704 2017-08-04
US15/669,704 US10784348B2 (en) 2017-03-23 2017-08-04 Porous semiconductor handle substrate
PCT/US2018/016009 WO2018174996A1 (en) 2017-03-23 2018-01-30 Porous semiconductor handle substrate

Publications (1)

Publication Number Publication Date
CN110462788A true CN110462788A (zh) 2019-11-15

Family

ID=63582933

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880019462.4A Pending CN110462788A (zh) 2017-03-23 2018-01-30 多孔半导体处理衬底

Country Status (4)

Country Link
US (1) US10784348B2 (zh)
CN (1) CN110462788A (zh)
TW (1) TW201836063A (zh)
WO (1) WO2018174996A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US20190326159A1 (en) * 2018-04-20 2019-10-24 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same utilizing localized soi formation
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11664372B2 (en) * 2019-01-30 2023-05-30 United Microelectronics Corp. Semiconductor device integrating silicon-based device with semiconductor-based device and method for fabricating the same
US11004773B2 (en) * 2019-04-23 2021-05-11 Sandisk Technologies Llc Porous barrier layer for improving reliability of through-substrate via structures and methods of forming the same
US11145572B2 (en) 2019-10-09 2021-10-12 Newport Fab, Llc Semiconductor structure having through-substrate via (TSV) in porous semiconductor region
US11195920B2 (en) * 2019-10-09 2021-12-07 Newport Fab, Llc Semiconductor structure having porous semiconductor segment for RF devices and bulk semiconductor region for non-RF devices
US11164740B2 (en) 2019-10-09 2021-11-02 Newport Fab, Llc Semiconductor structure having porous semiconductor layer for RF devices
FR3103631B1 (fr) * 2019-11-25 2022-09-09 Commissariat Energie Atomique Dispositif électronique integré comprenant une bobine et procédé de fabrication d’un tel dispositif
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306729B1 (en) * 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
US20080197447A1 (en) * 2007-02-15 2008-08-21 Stmicroelectronics S.A. Method for manufacturing a structure of semiconductor-on-insulator type
WO2012176030A1 (en) * 2011-06-23 2012-12-27 Soitec Method for manufacturing a semiconductor substrate, and a semiconductor substrate
US20130061920A1 (en) * 2010-03-12 2013-03-14 Rise Technology S.R.L. Photovoltaic cell with porous semiconductor regions for anchoring contact terminals, electrolitic and etching modules, and related production line
US20160079183A1 (en) * 2014-09-12 2016-03-17 Infineon Technologies Ag Semiconductor device arrangement and a method for forming a semiconductor device arrangement
US20170033135A1 (en) * 2015-07-28 2017-02-02 Skyworks Solutions, Inc. Integrated passive device on soi substrate

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012087580A2 (en) 2010-12-24 2012-06-28 Io Semiconductor, Inc. Trap rich layer for semiconductor devices
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
FR3024587B1 (fr) 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
FR3029682B1 (fr) 2014-12-04 2017-12-29 Soitec Silicon On Insulator Substrat semi-conducteur haute resistivite et son procede de fabrication
CN107408532A (zh) 2015-03-17 2017-11-28 太阳能爱迪生半导体有限公司 用于绝缘体上半导体结构的制造的热稳定电荷捕获层
US9721927B1 (en) * 2015-04-19 2017-08-01 Monolithic 3D Inc. Semiconductor device, structure and methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306729B1 (en) * 1997-12-26 2001-10-23 Canon Kabushiki Kaisha Semiconductor article and method of manufacturing the same
US20080197447A1 (en) * 2007-02-15 2008-08-21 Stmicroelectronics S.A. Method for manufacturing a structure of semiconductor-on-insulator type
US20130061920A1 (en) * 2010-03-12 2013-03-14 Rise Technology S.R.L. Photovoltaic cell with porous semiconductor regions for anchoring contact terminals, electrolitic and etching modules, and related production line
WO2012176030A1 (en) * 2011-06-23 2012-12-27 Soitec Method for manufacturing a semiconductor substrate, and a semiconductor substrate
US20160079183A1 (en) * 2014-09-12 2016-03-17 Infineon Technologies Ag Semiconductor device arrangement and a method for forming a semiconductor device arrangement
US20170033135A1 (en) * 2015-07-28 2017-02-02 Skyworks Solutions, Inc. Integrated passive device on soi substrate

Also Published As

Publication number Publication date
US20180277632A1 (en) 2018-09-27
TW201836063A (zh) 2018-10-01
WO2018174996A1 (en) 2018-09-27
US10784348B2 (en) 2020-09-22

Similar Documents

Publication Publication Date Title
CN110462788A (zh) 多孔半导体处理衬底
EP3646370B1 (en) Silicon-on-insulator with porous silicon substrate
CN109643691B (zh) 背面半导体生长
CN110088891B (zh) 利用双面处理的逻辑电路块布局
TWI583007B (zh) 背側耦合之對稱變容器結構
US20180068886A1 (en) Porous semiconductor layer transfer for an integrated circuit structure
US10748934B2 (en) Silicon on insulator with multiple semiconductor thicknesses using layer transfer
US10700012B2 (en) Porous silicon dicing
US10074650B2 (en) Deep trench isolation for RF devices on SOI
CN104752313B (zh) 一种半导体器件的制造方法和半导体器件
US10622491B2 (en) Well doping for metal oxide semiconductor (MOS) varactor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191115