CN110427336A - 一种cpu链路速率配置方法、系统、设备及计算机介质 - Google Patents

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Abstract

本申请公开了一种CPU链路速率配置方法、系统、设备及计算机介质，应用于多路服务器的BMC，获取目标链路速率值；将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；其中，多路服务器的CPU个数大于等于8。本申请提供的一种CPU链路速率配置方法、系统、设备及计算机可读存储介质，通过BMC将获取的目标链路速率值配置给合作芯片组，使得合作芯片组可以按照目标链路速率值配置CPU间的通信，也即可以通过更改BMC获取的目标链路速率值来更改CPU间的通信速率，从而可以使得CPU间的通信速率灵活多变，降低了CPU间的通信局限性。

Description

一种CPU链路速率配置方法、系统、设备及计算机介质
技术领域
本申请涉及服务器技术领域，更具体地说，涉及一种CPU链路速率配置方法、系统、设备及计算机介质。
背景技术
随着用户对服务器性能的要求，多路服务器的应用越来越广泛，多路服务器指的是由多个CPU等组成的服务器，现有的多路服务器有4路服务器、8路服务器、16路服务器等；以8路服务器和16路服务器为例，这两类多路服务器在启动时，需要借助CC(Co-OperativeChipest，合作芯片组)来进行CPU间的通信，然而，CC只能以特定的链路速率来保障CPU间的通信，CPU间通信局限性大。
综上所述，如何降低CPU间通信局限性是目前本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种CPU链路速率配置方法，其能在一定程度上解决如何降低CPU间通信局限性的技术问题。本申请还提供了一种CPU链路速率配置方法、系统、设备及计算机介质。
为了实现上述目的，本申请提供如下技术方案：
一种CPU链路速率配置方法，应用于多路服务器的BMC，包括：
获取目标链路速率值；
将所述目标链路速率值配置至所述多路服务器的合作芯片组，以使所述合作芯片组按照所述目标链路速率值配置所述多路服务器的CPU间的通信；
其中，所述多路服务器的CPU个数大于等于8。
优选的，所述获取目标链路速率值，包括：
接收SMC传输的所述目标链路速率值。
优选的，所述接收SMC传输的所述目标链路速率值之前，还包括：
获取所述合作芯片组的可配置链路速率值；
发送所述可配置链路速率值至所述SMC，以使所述SMC在所述可配置链路速率值中确定出所述目标链路速率值。
优选的，所述将所述目标链路速率值配置至所述多路服务器的合作芯片组，包括：
判断所述多路服务器是否处于开机过程，若是，则执行将所述目标链路速率值配置至所述多路服务器的合作芯片组的步骤。
优选的，所述将所述目标链路速率值配置至所述多路服务器的合作芯片组之后，还包括：
获取所述CPU的实时链路速率值；
判断所述实时链路速率值是否与所述目标链路速率值一致，若否，则发出提示信息。
优选的，所述获取所述CPU的实时链路速率值，包括：
判断所述多路服务器是否完成开机，若是，则获取所述CPU的实时链路速率值。
优选的，所述获取目标链路速率值，包括：
获取所述目标链路速率值，所述目标链路速率值包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
一种CPU链路速率配置系统，应用于多路服务器的BMC，包括：
第一获取模块，用于获取目标链路速率值；
第一配置模块，用于将所述目标链路速率值配置至所述多路服务器的合作芯片组，以使所述合作芯片组按照所述目标链路速率值配置所述多路服务器的CPU间的通信；
其中，所述多路服务器的CPU个数大于等于8。
一种CPU链路速率配置设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如上任一所述CPU链路速率配置方法的步骤。
一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如上任一所述CPU链路速率配置方法的步骤。
本申请提供的一种CPU链路速率配置方法，应用于多路服务器的BMC，获取目标链路速率值；将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；其中，多路服务器的CPU个数大于等于8。本申请提供的一种CPU链路速率配置方法，通过BMC将获取的目标链路速率值配置给合作芯片组，使得合作芯片组可以按照目标链路速率值配置CPU间的通信，也即可以通过更改BMC获取的目标链路速率值来更改CPU间的通信速率，从而可以使得CPU间的通信速率灵活多变，降低了CPU间的通信局限性。本申请提供的一种CPU链路速率配置系统、设备及计算机可读存储介质也解决了相应技术问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种CPU链路速率配置方法的第一流程图；
图2为本申请实施例提供的一种CPU链路速率配置方法的第二流程图；
图3为本申请实施例提供的一种CPU链路速率配置系统的结构示意图；
图4为本申请实施例提供的一种CPU链路速率配置设备的结构示意图；
图5为本申请实施例提供的一种CPU链路速率配置设备的另一结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着用户对服务器性能的要求，多路服务器的应用越来越广泛，多路服务器指的是由多个CPU等组成的服务器，现有的多路服务器有4路服务器、8路服务器、16路服务器等；以8路服务器和16路服务器为例，这两类多路服务器在启动时，需要借助CC(Co-OperativeChipest，合作芯片组)来进行CPU间的通信，然而，CC只能以特定的链路速率来保障CPU间的通信，CPU间通信局限性大。本申请提供的一种CPU链路速率配置方法可以降低CPU间通信局限性。
请参阅图1，图1为本申请实施例提供的一种CPU链路速率配置方法的第一流程图。
本申请实施例提供的一种CPU链路速率配置方法，应用于多路服务器的BMC，可以包括以下步骤：
步骤S101：获取目标链路速率值。
实际应用中，BMC可以先获取目标链路速率值，目标链路速率值指的是多路服务器的CPU间通信时的通信速率值，其一般为用户等设定的预期CPU间通信的速率值。具体应用场景中，BMC可以通过自身的上传端口接收外界传输的目标链路速率值；也可以为BMC配置相应的触摸屏，使得用户等可以操作触摸屏来为BMC传输目标链路速率值，比如可以在触摸屏上设置不同链路速率值的按钮，用户触发某一按钮后，该按钮对应的链路速率值便成为目标链路速率值，且BMC能够通过触摸屏获知该目标链路速率值。具体的，目标链路速率值可以包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
步骤S102：将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；其中，多路服务器的CPU个数大于等于8。
实际应用中，BMC获取目标链路速率值之后，便可以将目标链路速率值配置至多路服务器的合作芯片组；合作芯片组接收到目标链路速率值之后，便可以将目标链路速率值配置至与自身连接的CPU，使得该CPU可以按照目标链路速率值进行通信。应当指出，在多路服务器中，可能存在多个BMC及多个合作芯片组，此时，各个BMC均执行本申请提供的CPU链路速率配置方法来保证各个CPU的通信速率均为目标链路速率值。
实际应用中，配置多路服务器的CPU间的通信速率时，可以将多路服务器重新开机，在开机过程中完成CPU通信速率的配置，则将目标链路速率值配置至多路服务器的合作芯片组的过程可以具体为：判断多路服务器是否处于开机过程，若是，则执行将目标链路速率值配置至多路服务器的合作芯片组的步骤。
具体应用场景中，为了保证CPU的实时链路速率值与目标链路速率值相吻合，还可以对CPU的通信速率进行验证，则将目标链路速率值配置至多路服务器的合作芯片组之后，还可以获取CPU的实时链路速率值；判断实时链路速率值是否与目标链路速率值一致，若否，则发出提示信息，提示信息的类型可以根据实际需要灵活确定。具体的，多路服务器处于开机过程中时，CPU的通信链路值并不准确，为了保证对CPU通信速率值进行验证的准确性，获取CPU的实时链路速率值的过程可以具体为：判断多路服务器是否完成开机，若是，则获取CPU的实时链路速率值。
本申请提供的一种CPU链路速率配置方法，应用于多路服务器的BMC，获取目标链路速率值；将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；其中，多路服务器的CPU个数大于等于8。本申请提供的一种CPU链路速率配置方法，通过BMC将获取的目标链路速率值配置给合作芯片组，使得合作芯片组可以按照目标链路速率值配置CPU间的通信，也即可以通过更改BMC获取的目标链路速率值来更改CPU间的通信速率，从而可以使得CPU间的通信速率灵活多变，降低了CPU间的通信局限性。
本申请实施例提供的一种CPU链路速率配置方法中，为了便于BMC获取目标链路速率值，且便于外界设定目标链路速率值，可以通过SMC(Service Management Centre，业务管理中心)管理BMC获取的目标链路速率值，则获取目标链路速率值的过程可以具体为：接收SMC传输的目标链路速率值，也即SMC将目标链路速率值发送给BMC。此外，还可以为SMC开发用户可以登录并操作的web(World Wide Web，万维网)页面，使得用户可以方便的通过wed页面设置SMC上的目标链路速率值信息。
请参阅图2，图2为本申请实施例提供的一种CPU链路速率配置方法的第二流程图。
实际应用中，本申请实施例提供的一种CPU链路速率配置方法可以包括以下步骤：
步骤S201：获取合作芯片组的可配置链路速率值。
实际应用中，BMC可以先获取合作芯片组的可配置链路速率值，可配置链路速率值也即合作芯片组所能支持的链路速率值。
步骤S202：发送可配置链路速率值至SMC，以使SMC在可配置链路速率值中确定出目标链路速率值。
实际应用中，在获取可配置链路速率值后，可以将可配置链路速率值发送给SMC，使得SMC在可配置链路速率值中确定出目标链路速率值，这样可以避免SMC确定的目标链路速率值不适用于合作芯片组的情况，从而可以降低多路服务器中CPU间通信故障的几率。
步骤S203：接收SMC传输的目标链路速率值。
步骤S204：将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；其中，多路服务器的CPU个数大于等于8。
本申请还提供了一种CPU链路速率配置系统，其具有本申请实施例提供的一种CPU链路速率配置方法具有的对应效果。请参阅图3，图3为本申请实施例提供的一种CPU链路速率配置系统的结构示意图。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，可以包括：
第一获取模块101，用于获取目标链路速率值；
第一配置模块102，用于将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；
其中，多路服务器的CPU个数大于等于8。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，第一获取模块可以包括：
第一接收单元，用于接收SMC传输的目标链路速率值。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，还可以包括：
第二获取模块，用于第一接收单元接收SMC传输的目标链路速率值之前，获取合作芯片组的可配置链路速率值；
第一发送模块，用于发送可配置链路速率值至SMC，以使SMC在可配置链路速率值中确定出目标链路速率值。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，第一配置模块可以包括：
第一判断单元，用于判断多路服务器是否处于开机过程，若是，则提示第一配置模块执行将目标链路速率值配置至多路服务器的合作芯片组的步骤。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，还可以包括：
第三获取模块，用于第一配置模块将目标链路速率值配置至多路服务器的合作芯片组之后，获取CPU的实时链路速率值；
第一判断模块，用于判断实时链路速率值是否与目标链路速率值一致，若否，则发出提示信息。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，第三获取模块可以包括：
第二判断单元，用于判断多路服务器是否完成开机，若是，则提示第三获取模块获取CPU的实时链路速率值。
本申请实施例提供的一种CPU链路速率配置系统，应用于多路服务器的BMC，第一获取模块可以包括：
第一获取单元，用于获取目标链路速率值，目标链路速率值包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
本申请还提供了一种CPU链路速率配置设备及计算机可读存储介质，其均具有本申请实施例提供的一种CPU链路速率配置方法具有的对应效果。请参阅图4，图4为本申请实施例提供的一种CPU链路速率配置设备的结构示意图。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机程序，处理器202执行存储器201中存储的计算机程序时实现如下步骤：
获取目标链路速率值；
将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；
其中，多路服务器的CPU个数大于等于8。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：接收SMC传输的目标链路速率值。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：接收SMC传输的目标链路速率值之前，获取合作芯片组的可配置链路速率值；发送可配置链路速率值至SMC，以使SMC在可配置链路速率值中确定出目标链路速率值。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：判断多路服务器是否处于开机过程，若是，则执行将目标链路速率值配置至多路服务器的合作芯片组的步骤。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：将目标链路速率值配置至多路服务器的合作芯片组之后，获取CPU的实时链路速率值；判断实时链路速率值是否与目标链路速率值一致，若否，则发出提示信息。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：判断多路服务器是否完成开机，若是，则获取CPU的实时链路速率值。
本申请实施例提供的一种CPU链路速率配置设备，包括存储器201和处理器202，存储器201中存储有计算机子程序，处理器202执行存储器201中存储的计算机子程序时具体实现如下步骤：获取目标链路速率值，目标链路速率值包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
请参阅图5，本申请实施例提供的另一种CPU链路速率配置设备中还可以包括：与处理器202连接的输入端口203，用于传输外界输入的命令至处理器202；与处理器202连接的显示单元204，用于显示处理器202的处理结果至外界；与处理器202连接的通信模块205，用于实现CPU链路速率配置设备与外界的通信。显示单元204可以为显示面板、激光扫描使显示器等；通信模块205所采用的通信方式包括但不局限于移动高清链接技术(HML)、通用串行总线(USB)、高清多媒体接口(HDMI)、无线连接：无线保真技术(WiFi)、蓝牙通信技术、低功耗蓝牙通信技术、基于IEEE802.11s的通信技术。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序，计算机程序被处理器执行时实现如下步骤：
获取目标链路速率值；
将目标链路速率值配置至多路服务器的合作芯片组，以使合作芯片组按照目标链路速率值配置多路服务器的CPU间的通信；
其中，多路服务器的CPU个数大于等于8。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：接收SMC传输的目标链路速率值。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：接收SMC传输的目标链路速率值之前，获取合作芯片组的可配置链路速率值；发送可配置链路速率值至SMC，以使SMC在可配置链路速率值中确定出目标链路速率值。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：判断多路服务器是否处于开机过程，若是，则执行将目标链路速率值配置至多路服务器的合作芯片组的步骤。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：将目标链路速率值配置至多路服务器的合作芯片组之后，获取CPU的实时链路速率值；判断实时链路速率值是否与目标链路速率值一致，若否，则发出提示信息。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：判断多路服务器是否完成开机，若是，则获取CPU的实时链路速率值。
本申请实施例提供的一种计算机可读存储介质，计算机可读存储介质中存储有计算机子程序，计算机子程序被处理器执行时具体实现如下步骤：获取目标链路速率值，目标链路速率值包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
本申请所涉及的计算机可读存储介质包括随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质。
本申请实施例提供的一种CPU链路速率配置系统、设备及计算机可读存储介质中相关部分的说明请参见本申请实施例提供的一种CPU链路速率配置方法中对应部分的详细说明，在此不再赘述。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种CPU链路速率配置方法，其特征在于，应用于多路服务器的BMC，包括：
获取目标链路速率值；
将所述目标链路速率值配置至所述多路服务器的合作芯片组，以使所述合作芯片组按照所述目标链路速率值配置所述多路服务器的CPU间的通信；
其中，所述多路服务器的CPU个数大于等于8。
2.根据权利要求1所述的方法，其特征在于，所述获取目标链路速率值，包括：
接收SMC传输的所述目标链路速率值。
3.根据权利要求2所述的方法，其特征在于，所述接收SMC传输的所述目标链路速率值之前，还包括：
获取所述合作芯片组的可配置链路速率值；
发送所述可配置链路速率值至所述SMC，以使所述SMC在所述可配置链路速率值中确定出所述目标链路速率值。
4.根据权利要求1所述的方法，其特征在于，所述将所述目标链路速率值配置至所述多路服务器的合作芯片组，包括：
判断所述多路服务器是否处于开机过程，若是，则执行将所述目标链路速率值配置至所述多路服务器的合作芯片组的步骤。
5.根据权利要求4所述的方法，其特征在于，所述将所述目标链路速率值配置至所述多路服务器的合作芯片组之后，还包括：
获取所述CPU的实时链路速率值；
判断所述实时链路速率值是否与所述目标链路速率值一致，若否，则发出提示信息。
6.根据权利要求5所述的方法，其特征在于，所述获取所述CPU的实时链路速率值，包括：
判断所述多路服务器是否完成开机，若是，则获取所述CPU的实时链路速率值。
7.根据权利要求1所述的方法，其特征在于，所述获取目标链路速率值，包括：
获取所述目标链路速率值，所述目标链路速率值包括14Gb/s或7Gb/s或5.5Gb/s或1.75Gb/s。
8.一种CPU链路速率配置系统，其特征在于，应用于多路服务器的BMC，包括：
第一获取模块，用于获取目标链路速率值；
第一配置模块，用于将所述目标链路速率值配置至所述多路服务器的合作芯片组，以使所述合作芯片组按照所述目标链路速率值配置所述多路服务器的CPU间的通信；
其中，所述多路服务器的CPU个数大于等于8。
9.一种CPU链路速率配置设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至7任一项所述CPU链路速率配置方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述CPU链路速率配置方法的步骤。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1343405A (zh) * 1999-03-08 2002-04-03 高通股份有限公司 数据通信网络中的速率分配方法
US6584109B1 (en) * 1996-02-09 2003-06-24 Level One Communications, Inc. Automatic speed switching repeater
US20060156061A1 (en) * 2004-12-21 2006-07-13 Ryuta Niino Fault-tolerant computer and method of controlling same
CN105912498A (zh) * 2016-04-01 2016-08-31 浪潮电子信息产业股份有限公司 一种多路服务器的分区方法、装置及多路服务器
CN109165178A (zh) * 2018-08-01 2019-01-08 北京遥感设备研究所 一种基于RapidIO的弹上系统SoC芯片间高速通信方法
CN109408126A (zh) * 2018-11-07 2019-03-01 郑州云海信息技术有限公司 一种多路服务器的开机方法、bmc及多路服务器
CN109446029A (zh) * 2018-11-07 2019-03-08 郑州云海信息技术有限公司 一种cc芯片状态的监测装置及多路服务器系统

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6584109B1 (en) * 1996-02-09 2003-06-24 Level One Communications, Inc. Automatic speed switching repeater
CN1343405A (zh) * 1999-03-08 2002-04-03 高通股份有限公司 数据通信网络中的速率分配方法
US20060156061A1 (en) * 2004-12-21 2006-07-13 Ryuta Niino Fault-tolerant computer and method of controlling same
CN105912498A (zh) * 2016-04-01 2016-08-31 浪潮电子信息产业股份有限公司 一种多路服务器的分区方法、装置及多路服务器
CN109165178A (zh) * 2018-08-01 2019-01-08 北京遥感设备研究所 一种基于RapidIO的弹上系统SoC芯片间高速通信方法
CN109408126A (zh) * 2018-11-07 2019-03-01 郑州云海信息技术有限公司 一种多路服务器的开机方法、bmc及多路服务器
CN109446029A (zh) * 2018-11-07 2019-03-08 郑州云海信息技术有限公司 一种cc芯片状态的监测装置及多路服务器系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
H. AZAD等: ""Performance of a multi-rate FDM/FH/CDMA system in multi-path fading channels"", 《PROCEEDINGS OF ICUPC 97 - 6TH INTERNATIONAL CONFERENCE ON UNIVERSAL PERSONAL COMMUNICATIONS》 *
胡远明: ""基于x86处理器的高可用SMP服务器的设计与实现"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 *

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