CN110415741B - 在功率下降模式期间保持数据存储元件的状态的状态保持电路 - Google Patents

在功率下降模式期间保持数据存储元件的状态的状态保持电路 Download PDF

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Abstract

一种用于在功率下降模式期间保持数据存储元件的状态的状态保持电路，其包含存储锁存器和保持锁存器，两者均由在功率下降模式期间保持通电的保持电源电压所供电。所述存储锁存器和所述保持锁存器均联接到保持节点，所述保持节点在进入所述功率下降模式之前在第一状态和第二状态之间切换，使得所述存储锁存器锁存所述数据存储元件的状态。所述保持锁存器包含保持晶体管和由所述保持电源电压所供电的保持反相器。当所述保持节点被拉到其中所述保持反相器快速关断所述保持晶体管的所述第二状态时，所述保持晶体管处于超功率。当所述保持节点切换回所述第一状态时，所述保持反相器在所述功率下降模式期间保持所述保持晶体管处于接通。

Description

在功率下降模式期间保持数据存储元件的状态的状态保持 电路
技术领域
本发明大体上涉及状态保持，更特别地涉及在功率下降模式期间保持数据存储元件的状态的状态保持电路，所述功率下降模式允许常开缓冲器的减少或去除。
背景技术
在不活跃期(例如，低功率模式或睡眠模式等)期间，可通过进入功率下降模式来降低功率消耗，其中包含同步数字逻辑的大多数电路可能掉电。然而，在许多情况下，应该保存数字逻辑的状态，使得可在没有信息损失的情况下恢复操作。在许多配置中，可使用存储锁存器(例如，磁泡锁存器)来保存多个数据存储元件(例如，触发器等)的状态，其在任何功率下降模式期间共同限定电路的状态。在进入功率下降模式之前，路由到每个存储锁存器的保持信号被脉冲或切换以保存相应的数据存储元件的状态。一旦经保存，主电源电压断电以使包含数据存储元件的电路掉电，而保持电源电压在功率下降模式期间保持对存储锁存器的供电。主电源电压被重新通电以恢复供电，并且路由到每个存储锁存器的负载信号等促进恢复数据存储元件的状态以恢复正常操作。
大电路可包含数万个或更多个此种状态保持数据存储元件，其跨集成电路(IC)的半导体管芯分布。保持信号必须被路由到每一个数据存储元件的每一个存储锁存器，并且必须在功率下降模式期间保持其状态。在常规配置中，由互连AOB的分支形成的常开缓冲器(AOB)树从功率模式控制电路跨IC被分布到每一个存储锁存器，其中每一个AOB由保持电源电压供电(因此始终上电)。以这种方式，即使在功率下降模式期间，也流过大量的泄漏电流以维持对每一个AOB的供电，从而消耗大量功率。
发明内容
根据一个实施例的用于在功率下降模式期间保持数据存储元件的状态的状态保持电路包含存储锁存器和保持锁存器。存储锁存器由保持电源电压供电，使得其在功率下降模式期间保持供电。存储锁存器具有联接到数据存储元件的输出节点的数据输入，并且具有联接到保持节点的保持输入。保持节点在第一状态和第二状态之间切换，使得存储锁存器在进入功率下降模式之前的正常模式期间存储数据存储元件的状态。保持锁存器包含保持晶体管和保持反相器。保持晶体管使其电流端子联接在保持节点和电源电压之间。电源电压的电压在正常模式和功率下降模式之间保持不变。保持反相器由保持电源电压供电，使其输入联接到保持节点，并且具有联接到保持晶体管的控制端子的输出。
在正常模式期间，保持晶体管由保持反相器接通。当保持节点在进入功率下降模式之前在第一状态和第二状态之间切换时，保持晶体管关断然后由保持反相器重新接通。当保持节点被切换时，保持反相器防止保持晶体管汲取大量的电流。在功率下降模式期间，保持晶体管将保持节点保持在电源电压的电压水平处。
在一个实施例中，保持晶体管是联接在保持节点和参考电源电压(例如，接地)之间的N型晶体管。在这种情况下，保持晶体管在功率下降模式期间将保持节点保持被拉到参考电源电压。在另一实施例中，保持晶体管是联接在保持节点和保持电源电压之间的P型晶体管。在这种情况下，保持晶体管在功率下降模式期间将保持节点保持被拉到保持电源电压的电压。
可提供包含至少一个缓冲器的缓冲器树以递送例如来自功率模式电路等的保持信号，其在进入功率下降模式之前切换保持节点。缓冲器树的每一个缓冲器由正电源电压供电，所述正电源电压在功率下降模式期间断电。与具有包含由保持电源电压供电的常开缓冲器的缓冲器树的常规配置相比，缓冲器树掉电以节省功率。
根据一个实施例的半导体装置包含电源轨、多个数据存储元件和至少一个保持锁存器。电源轨包含产生参考电源电压的参考电源轨、产生主电源电压的主电源轨和保持电源轨。在功率下降模式，主电源轨掉电，而保持电源电压保持通电。数据存储元件由正电源电压供电，并且每一个数据存储元件包含由保持电源电压供电的多个存储锁存器中的相应一个。每一个存储锁存器响应于在至少一个保持节点上所切换的保持信号而保存相应的数据存储元件的状态。保持锁存器包含保持晶体管和联接到相应的保持节点的保持反相器。
保持晶体管可以是联接到参考电源电压的N型晶体管或联接到保持电源轨的P型晶体管。在任一情况下，保持反相器都会阻止保持晶体管在相应的保持节点进行切换时汲取大量的电流，并且保持晶体管在功率下降模式期间将保持节点保持在稳定的电压水平处，使得相应的存储锁存器保存他们的存储状态。
半导体装置可包含缓冲器树，所述缓冲器树包含由主电源电压供电的至少一个缓冲器，所述缓冲器在正常模式期间切换保持信号，使得每一个存储锁存器在功率下降模式期间存储相应的数据存储元件的状态。在功率下降模式期间，缓冲器树完全掉电以节省额外的功率。半导体装置的数据存储元件和相应的存储锁存器可组织成组，其中每一组联接到接收保持信号的多个保持节点中的相应一个。
根据一个实施例的节省半导体装置的功率的方法包含提供在正常模式期间通电并且在功率下降模式期间断电的主电源电压，提供在正常模式和功率下降模式期间均通电的保持电源电压，提供由主电源电压供电的数据存储元件，提供由保持电源电压供电并且联接到数据存储元件和保持节点的存储锁存器，在正常模式期间将保持节点从第一状态切换到第二状态并返回到第一状态以使存储锁存器在进入功率下降模式之前保存数据存储元件的状态，提供联接到保持节点的保持晶体管(其在接通时将保持节点拉到第一状态)，和提供由保持电源电压供电的保持反相器(其具有联接到保持节点的输入并且具有控制保持晶体管的输出)，其中保持反相器在保持节点处于第一状态时接通保持晶体管，并且在保持节点被拉到第二状态时关断保持晶体管。
所述方法可包含提供缓冲器树，所述缓冲器树包含由主电源电压供电来递送保持信号至少一个缓冲器，用以在正常模式期间将保持节点从第一状态切换到第二状态并返回到第一状态。
附图说明
通过实例来说明本发明，并且本发明不受附图的限制，其中相似的附图标记表示类似的元件。附图中的元件是出于简单和清楚的目的而示出的，并且不一定按比例绘制。
图1是根据一个实施例实施的数据存储元件和联接到保持锁存器的存储锁存器的示意图。
图2是示出在转换进入和退出功率下降模式时图1的数据存储元件和存储锁存器的操作的时间图。
图3是根据一个实施例实施的包含状态保持电路的半导体装置或集成电路(IC)的简化示意框图。
图4是联接到保持节点的根据一个实施例实施的图1的保持锁存器的示意图。
图5是用于在功率下降模式期间将保持节点保持为高值的根据一个替代实施例实施的状态保持锁存器的示意图。
图6是图3的IC的简化框图，其包含路由到跨IC所分布的多个组的数据存储元件和存储锁存器的缓冲器树。
具体实施方式
发明人已经认识到在功率下降模式期间需要节省电路的额外功率消耗。因此，他们已经开发出由保持电源电压供电的保持锁存器，其在功率下降模式期间将保持节点保持在预定状态。保持锁存器将保持节点保持稳定，以确保存储锁存器在功率下降模式期间保持相应的数据存储元件的状态。保持锁存器包含联接到保持节点的相对弱的保留装置和由保持节点控制以进一步控制保留装置的反相器。取决于保持节点的正常状态，保留装置可以是下拉或上拉装置。当保持节点被拉到相反状态时，保留装置容易超功率(overpowered)并被反相器关断，促使存储锁存器存储其相应的数据存储元件的状态。保持节点被拉回到其正常状态，使反相器重新接通保留装置，以在功率下降模式期间将保持节点保持在其正常状态。
用于将保持信号从功率模式控制器递送到电路的每一个数据存储元件的常规AOB树可被由主电源电压而不是保持电源电压供电的标准缓冲器树加以替代。以这种方式，当主电源电压在功率下降模式期间断电时，递送保持信号的缓冲器树中的每一个缓冲器也掉电，从而与常规配置相比在功率下降模式期间节省大量功率。
图1是根据一个实施例实施的数据存储元件101和联接到保持锁存器102的存储锁存器114的示意图。数据存储元件101被配置成D型触发器(DFF)，其中可理解到，数据存储元件101可以可替代方式被配置成任何其它类型的数据存储单元，例如另一类型的触发器(例如，置位-复位(SR)触发器、JK触发器、T触发器等)或任何类型的数据锁存器等。输入数据信号D被提供给反相器103的输入，其输出被提供给由一对互补时钟信号CLK和CLKB控制的传递门104(或传输门等)的输入。CLKB是CLK的反相版本，其中除非另有说明，否则附加到信号名称末尾的“B”表示反相信号。传递门104的输出被提供给保持器电路106的输入，其输出被提供给另一个传递门108的输入。传递门108将在输入处的数据存储元件101的“主级”与在数据存储元件101的输出处的“从级”分开。传递门108的输出被提供给另一个反相器110的输入，其输出联接到节点116，所述节点116进一步联接到又一个反相器112的输入。反相器112的输出保持输出信号Q。
提供存储锁存器114以在功率下降模式(例如，低功率模式或睡眠模式等)期间存储数据存储元件101的状态。示出的存储锁存器114被配置成包含2输入多路复用器(MUX)118和反相器120的磁泡锁存器，但是其它类型的锁存器配置也是预期的。数据存储元件101的节点116联接到MUX 118的逻辑“1”输入，具有联接到反相器120的输入的反相输出，并且具有联接到保持节点121的选择输入以用于接收保持信号RETNF。反相器120具有联接到MUX118的逻辑“0”输入并且联接到另一个2输入MUX 122的逻辑“0”输入的输出。MUX 122使其逻辑“1”输入联接到节点116，使其反相输出联接到另一个传递门124的输入，并且使其选择输入接收负载信号LOADBF。传递门124的输出联接到反相器110的输入。
传递门104、108和124均可被配置成交叉联接的一对N型晶体管和P型晶体管(例如，分别为NMOS和PMOS)，但是其它类型的配置也是已知和预期的。传递门104、108和124均被配置成对于CLK/CLKB的一个状态(其中将在其输入处的信号传递到其输出)接通(以在传递模式下操作)，并且对于CLK/CLKB的相反状态(其中将其输入与其输出隔离)关断(以在隔离模式下操作)。CLK/CLKB与所述一对控制端子的特定联接确定其操作模式。如图所示，传递门104和124各自对于CLK为高值时的CLK/CLKB的第一状态而接通，并且对于CLK为低值时的CLK/CLKB的第二状态而关断。传递门108以相反方式联接，使得其对于CLK/CLKB的第一状态而接通，并且对于CLK/CLKB的第二状态而关断。
保持器电路106可被配置成一对背对背联接的反相器I1和I2。如图所示，I1的输入联接到传递门104的输出并且联接到反相器I2的输出，并且I2的输入在保持器电路106的输出处联接到I1的输出。保持器电路106通常操作用于锁存在其输入处所提供的二进制信号，以在其输出处提供二进制信号的反相版本。
反相器103、I1、I2、110和112以及MUX 122均由相对于参考电源电压VSS的主正电源电压VDD供电。VSS充电到任何合适的负、零或正电压水平，并且通常联接到接地(GND)，具有0伏(V)的电压。VDD在正常工作模式下通电，但在功率降低模式期间断电。可通过将VDD拉低到VSS来使其断电，或者可替代地，VDD可以是三态的或置于高阻抗(高Z)状态。经断电时，由VDD供电的大多数元件或组件都会掉电，从而汲取最小或零电流，并且消耗的功率可忽略不计。
然而，存储锁存器114的反相器120和MUX 118各自由相对于VSS的正供电电压VDDR供电，其中VDDR是在正常状态和功率下降模式期间保持通电的保持供电电压。以这种方式，在被锁存到存储锁存器114中之后，数据存储元件101的状态在功率下降模式期间被保持。“状态”通常表示为二进制数据位等。
在VDD通电时的正常操作期间，数据存储元件101在连续的时钟周期期间作为主-从D型触发器操作以锁存D的状态并予以转移为Q的状态。此外，LOADBF在正常模式期间被保持为高值，使得MUX 122用作反相器以驱动其输出作为节点116上的状态的反相版本。以这种方式，在正常模式期间有效地从电路移除存储锁存器114。如本文进一步描述，RETNF在进入功率下降模式之前被切换为高值然后又切换为低值，使得节点116的状态被锁存到存储锁存器114中。存储锁存器114在功率下降模式期间保持供电以保持存储状态。在恢复供电之后，LOADBF被切换为低值然后返回到高值，以将存储锁存器114的存储状态转移回数据存储元件101的从级中，并且可恢复正常操作。
在正常模式期间，D上的二进制信号被反相器103反相并提供给传递门104。当CLK为高值时，传递门104接通，使得反相器103的输出被传递到保持器电路106，并且传递门108关断以将从部分与主部分隔离。应注意，反相器I2是与反相器103相比相对弱的，因此当在反相器103和I2之间存在任何争用时(例如，在相反的逻辑状态下)，反相器103起支配作用并将保持器电路106切换到新状态。例如，如果当传递门104接通时反相器103的输出为高值而反相器I2的输出为低值，则反相器103优先于反相器I1并将其输入拉向VDD，这将I2的输出切换为高值。应注意，任何此类争用的持续时间非常短，例如在几分之一纳秒(ns)的量级上，因此消耗的功率可忽略不计。一旦经切换，保持器电路106在当前时钟周期期间将D的新状态保持在其输出处。
在CLK为高值时的下一个时钟转换中，传递门104被关断，使得输入信号D可改变为下一状态，并且传递门108接通以将保持器电路106的当前状态转移到从级。MUX 122和反相器110用作另一个保持器电路，而LOADBF被保持为高值，其中反相器I1是与MUX 122的输出相比相对强的。因此，当在正常模式期间的反相器I1和MUX 122的状态之间存在任何争用时，I1起支配作用以切换反相器110的状态，这进一步切换MUX 122的状态。而且，任何此类争用的持续时间非常短，并且消耗的功率可忽略不计。一旦反相器110和MUX 122被切换，则数据存储元件101的从部分保持当前状态。在随后的时钟周期期间以这种方式重复操作。
图2是示出在转换进入和退出功率下降模式时的数据存储元件101和存储锁存器114的操作的时间图。时间图绘制CLK、RETN/RETNF(其中RETNF是特定缓冲器树的分支的RETN的“最终”版本)、VDD、Q、LOADB/LOADBF(其中LOADBF是特定缓冲器树的分支的LOADB的“最终”版本)和VDDR与时间的关系。在初始时间t0，VDD和VDDR均为通电高值，CLK为高值，RETN/RETNF为低值，Q被示出为具有状态S1，并且LOADB/LOADBF为高值。在随后的时间t1处，CLK变为低值，其余信号保持不变。
在预期进入功率下降模式(PRM)时，RETNF(其是RETN的延迟和缓冲版本)从其正常状态(例如，低值)切换到相反状态(例如，高值)然后返回到其正常状态。如图所示，RETNF在随后的时间t2处被拉高，然后在时间t3处被重新拉低。当RETNF为高值时，存储锁存器114的MUX 118经切换以选择其“0”输入，使得数据存储元件101的从级中的节点116的状态被传递到反相器120的输入。当RETNF接下来在时间t3处返回低值时，节点116的状态(其是数据存储元件101的状态S1的反相版本)被锁存到存储锁存器114中。应注意，当RETNF被以如此方式切换时，VDD保持通电。
在随后的时间t4处，VDD断电以进入功率下降模式(例如，拉低到VSS，或三态，或置于高Z状态)，被示出具有“未知”状态。在功率下降模式期间，均由VDD供电的数据存储元件101的反相器103、I1、I2、110和112以及MUX 122掉电以节省功率。由其Q输出所指示的数据存储元件101的状态进入未知状态。然而，存储锁存器114保持供电，并且RETNF被保持锁存器102保持为低值，以在功率下降模式期间保持数据存储元件101的状态。应注意，时钟电路也可掉电，使得CLK可以是不确定的或“无关紧要的”。
当经确定从功率下降模式唤醒以恢复正常操作时，首先将VDD重新通电到其正常操作电压水平，如随后的时间t5处所示。因此，数据存储元件101的反相器103、I1、I2、110和112以及MUX 122重新通电以恢复正常操作。时钟电路重新上电，并且CLK在时间t5处初始地被保持为低值。在电路由VDD重新通电之后，LOADBF在时间t6处被拉低并且在时间t7处被重新拉高，而CLK仍然为低值。作为响应，MUX 122选择其“0”输入以接收存储锁存器114的存储值，并且存储值通过MUX 122和反相器110和112传播(和反相)以将Q重新保持到状态S1。应注意，还可恢复D输入并将其通过传递门104传递以设置保持器电路106。CLK接下来在时间t8处之后变为高值以恢复正常操作。
图3是根据一个实施例实施的包含状态保持电路的半导体装置或集成电路(IC)300的简化示意框图。功率模式电路302确定IC 300的操作模式，包含正常或全功率操作模式和功率下降模式。功率模式电路302将保持信号RETN提供给缓冲器树304的输入，所述缓冲器树304具有在保持节点121上提供RETNF信号的输出，使得RETNF是RETN的延迟和缓冲版本。保持节点121联接到一组308的数据存储组件和存储锁存器(包含数据存储元件101和存储锁存器114)中的每一个的保持输入RETN。组308的其它元件可以类似方式被配置成如同数据存储元件101包含类似于存储锁存器114的存储锁存器。功率模式电路302还将LOADB信号提供给另一缓冲器树310的输入，所述缓冲器树310具有提供LOADBF信号作为LOADB的延迟和缓冲版本的输出。LOADBF被提供给包含数据存储元件101的组308的数据存储元件中的每一个的LOADB输入。
缓冲器树304和310均以简化形式示出为一组串联联接的反相器，其中每一个反相器用作缓冲器以将保持或负载信号RETN和LOADB中的一个分布到跨IC 300所分布的数据存储元件。如图6所示，例如，缓冲器树304被路由到跨IC 300所分布的多个组308的数据存储元件(DSE)，示出为DSE组11、DSE组12、……、DSE组1N、DSE组21、DSE组22、……、DSE组2M等，其中N和M是大于零的整数。每一个组308包含任何数目(例如，1、4、8、16、32等)个数据存储元件和相应的存储锁存器。在一个实施例中，例如，IC 300可包含数千个、数万个或甚至数十万个或更多个数据存储元件，这取决于在IC 300上实施的特定应用。此外，缓冲器树304和310中的每一个中的每一个缓冲器可包含任何数目个非反相缓冲器(而不仅仅是所示的反相缓冲器)。尽管没有具体示出，但是缓冲器树310可以类似方式分布。
如图3所示，缓冲器树304和310中的每一个的每一个缓冲器具有联接在产生VDD的VDD电源轨312和产生VSS的VSS电源轨314之间的电源端子，使得每一个缓冲器由VDD供电。以这种方式，当IC 300被功率模式电路302置于功率下降模式(其中VDD断电或掉电)时，缓冲器树304和310中的每一个的缓冲器也掉电以最小化功率消耗。在进入功率下降模式之前，功率模式电路302将RETN信号切换为高值然后又切换为低值，其中RETN被递送到在IC300上所分布的数据存储元件中的每一个的存储锁存器。如前所描述，RETNF被切换为高值然后又被切换为低值，以响应于RETN使组308中的每一个数据存储元件内的存储锁存器存储其状态。然后，功率模式电路302指示供电电路(未示出)使VDD断电。功率模式电路302可保持至少部分供电，使得当确定被唤醒时，它指示供电电路使VDD重新通电。一旦经上电，功率模式电路302将LOADB切换为低值然后返回到高值。如前所描述，将LOADBF切换为低值然后又切换为低值来转移在组308中的每一个数据存储元件内的存储锁存器的存储状态，以重新加载每一个数据存储元件。
图4是联接到保持节点121的根据一个实施例实施的保持锁存器102的示意图。提供状态保持锁存器(类似于保持锁存器102)以用于并且联接到每一组的数据存储元件(类似于组308)的每一个保持节点(类似于保持节点121)。保持锁存器102包含N型晶体管402和反相器404。反相器404在保持正电源电压VDDR和VSS之间供电，并且使其输入联接到产生RETNF的保持节点121。N型晶体管包含联接在保持节点121和VSS之间的电流端子，及联接到反相器404的输出的控制端子。在一个实施例中，晶体管402可被配置成N型晶体管(NMOS或NFET等)，使其源极端子联接到保持节点121，使其漏极端子联接到VSS，并且使其栅极端子联接到反相器404的输出。在一个实施例中，晶体管402可被配置成当被接通时将RETNF拉低到VSS的弱或“长信道”下拉装置。
在正常操作期间，RETN和RETNF均被拉低到VSS。反相器404的输出被拉高，从而接通晶体管402，以将RETNF“保持”拉低。当RETN/RETNF在进入功率下降模式之前被拉高时，作为相对弱的装置的晶体管402被缓冲器树304的最后一个缓冲器过驱动。随着RETNF开始变为高值，反相器404开始将其输出切换为低值，这会开始关断晶体管402。然后，反相器404快速切换以完全关断晶体管402。以这种方式，晶体管402非常快地关断，从而消耗的功率可忽略不计，并且组308的数据存储元件的每一个存储锁存器(例如，存储锁存器114)存储它们相应的数据存储元件(例如，数据存储元件101)的状态。当RETN/RETNF被重新拉低时，反相器404将其输出切换为高值以重新接通晶体管402。以这种方式，保持节点121在功率下降模式期间被保持为低值，而不必将缓冲器树304的缓冲器保持上电，并且保存IC 300的数据存储元件的状态。
图5是用于在功率下降模式期间将保持节点521保持为高值的根据一个替代实施例实施的状态保持锁存器502的示意图。数据存储元件501可以与数据存储元件101(例如，触发器或锁存器等)类似的方式配置，并且由VDD供电，其在正常模式期间通电并且在功率下降模式期间断电，如前所描述。由保持电源电压VDDR供电的存储锁存器514联接到数据存储元件501，以在功率下降模式期间存储其状态。存储锁存器514可以与存储锁存器114基本上相似的方式配置，而不同处在于存储锁存器514具有联接到产生保持信号RETNP的保持节点521的反向保持输入。RETNP是缓冲器树304以与RETNF类似的方式所提供的RETN的延迟和缓冲版本，而不同处在于RETNP通常被拉高到VDD而不是通常被拉低到VSS。如图3所示，缓冲器树304可具有多个反相缓冲器，使得其中的任何数目个节点切换到RETN的相反状态。以如图所示的这种方式，当RETN切换为高值然后又返回到低值时，RETNP被切换为低值然后又返回到高值，从而使存储锁存器514存储数据存储元件501的状态。
在这种情况下，P型晶体管503使其漏极端子联接到保持节点521，并且使其源极端子联接到VDDR。由VDDR供电的反相器504使其输入联接到保持节点521，并且使其输出联接到晶体管503的栅极端子。在正常操作期间，当RETNP为高值时，反相器504将晶体管503的栅极端子拉低，被予以接通而将RETNP保持拉高。当RENTP被切换为低值以使存储锁存器514锁存数据存储元件501的当前状态时，缓冲器树304短暂地使晶体管503超功率，并且反相器504将其输出切换为高值以快速地完全关断晶体管。以与上文针对晶体管402描述类似的方式，晶体管503非常快速地关断，从而消耗的功率可忽略不计。当缓冲器树304将RETNP重新拉高时，反相器504接通晶体管503。当VDD断电时，缓冲器树304掉电，反相器504保持供电以驱动晶体管503以将保持节点521保持拉高。以这种方式，存储锁存器514在功率下降模式期间保持数据存储元件501的存储状态。
已经呈现本说明书以使得本领域普通技术人员能够制造和使用在特定应用和相应要求的背景下提供的本发明。然而，本发明并不旨在受限于本文示出和描述的特定实施例，而是应与符合本文公开的原理和新颖特征的最宽范围相一致。许多其它版本和变型是可能和预期的。本领域技术人员应当理解，在不脱离本发明的精神和范围的情况下，他们可以容易地使用所公开的概念和具体实施例作为设计或修改其它结构的基础，以提供与本发明相同的目的。

Claims (20)

1.一种用于在功率下降模式期间保持数据存储元件的状态的状态保持电路，其包括：
存储锁存器，其由在所述功率下降模式期间保持供电的保持电源电压所供电，具有用于联接到所述数据存储元件的输出节点的数据输入，并且具有联接到保持节点的保持输入，所述保持节点从第一状态切换到第二状态并返回到所述第一状态，以使所述存储锁存器在进入所述功率下降模式之前的正常模式期间存储所述数据存储元件的状态；及
保持锁存器，其包括：
保持晶体管，其具有联接到所述保持节点的第一电流端子，具有联接到电源电压的第二电流端子，并且具有控制端子，所述电源电压在所述功率下降模式期间的电压与在所述正常模式期间的电压相同；和
保持反相器，其由所述保持电源电压所供电，具有联接到所述保持节点的输入，并且具有联接到所述保持晶体管的所述控制端子的输出。
2.根据权利要求1所述的状态保持电路，其中所述保持晶体管在所述正常模式期间由所述保持反相器接通，当所述保持节点被拉到所述第二状态时由所述保持反相器关断，并且当所述保持节点被拉回到所述第一状态以在所述功率下降模式期间将所述保持节点拉向所述供电电压时则由所述保持反相器接通。
3.根据权利要求1所述的状态保持电路，其中所述保持晶体管包括N型晶体管，所述N型晶体管具有联接到所述保持节点的漏极端子，具有联接到产生参考电源电压的参考电源节点的源极端子，并且具有联接到所述保持反相器的所述输出的栅极端子。
4.根据权利要求3所述的状态保持电路，其中所述保持晶体管在所述正常模式期间由所述保持反相器接通以将所述保持节点拉向所述参考电源电压，当所述保持节点被拉高时由所述保持反相器关断，并且当所述保持节点被重新拉低以在所述功率下降模式期间将所述保持节点拉向所述参考电源电压时则由所述保持反相器重新接通。
5.根据权利要求1所述的状态保持电路，其中所述保持晶体管包括P型晶体管，所述P型晶体管具有联接到所述保持节点的漏极端子，具有联接到所述保持电源电压的源极端子，并且具有联接到所述保持反相器的所述输出的栅极端子。
6.根据权利要求5所述的状态保持电路，其中所述保持晶体管在所述正常模式期间由所述保持反相器接通以将所述保持节点拉向所述保持电源电压，当所述保持节点被拉低时由所述保持反相器关断，并且当所述保持节点被重新拉高以在所述功率下降模式期间将所述保持节点拉向所述保持电源电压时则由所述保持反相器重新接通。
7.根据权利要求1所述的状态保持电路，其进一步包括缓冲器树，所述缓冲器树包括由在所述功率下降模式期间断电的正电源电压供电的至少一个缓冲器，其中所述缓冲器树递送保持信号，所述保持信号在进入所述功率下降模式之前切换所述保持节点。
8.根据权利要求7所述的状态保持电路，其中所述缓冲器树包括多个缓冲器，所述多个缓冲器由所述正电源电压供电并且在所述功率下降模式期间掉电。
9.根据权利要求7所述的状态保持电路，其进一步包括功率模式电路，所述功率模式电路将所述保持信号提供给所述缓冲器树。
10.一种半导体装置，其包括：
参考电源轨、主电源轨和保持电源轨，所述参考电源轨产生参考电源电压，所述主电源轨在正常模式期间相对于所述参考电源电压产生主电源电压并且在功率下降模式期间断电，并且所述保持电源轨相对于所述参考电源电压产生保持电源电压并且在所述功率下降模式期间保持通电；
多个数据存储元件，其由所述主电源电压供电，所述多个数据存储元件中的每一个包含多个存储锁存器中的相应一个，所述多个存储锁存器由所述保持电源电压供电并且联接到至少一个保持节点，用以响应于在所述至少一个保持节点上所切换的保持信号来保存所述多个数据存储元件中的相应一个的状态；及
至少一个保持锁存器，其包括：
保持晶体管，其具有联接到所述至少一个保持节点的第一电流端子，具有联接到所述参考电源轨和所述保持电源轨中的所选择一个的第二电流端子，并且具有控制端子；和
保持反相器，其由所述保持电源电压供电，具有联接到所述保持晶体管的所述第一电流端子的输入，并且具有联接到所述保持晶体管的所述控制端子的输出。
11.根据权利要求10所述的半导体装置，其中所述保持晶体管包括N型晶体管，所述N型晶体管具有联接到所述至少一个保持节点的漏极端子，具有联接到所述参考电源轨的源极端子，并且具有联接到所述保持反相器的所述输出的栅极端子。
12.根据权利要求11所述的半导体装置，其中所述保持晶体管在所述正常模式期间由所述保持反相器接通以将所述至少一个保持节点拉向所述参考电源电压，当所述至少一个保持节点被拉高时由所述保持反相器关断，并且当所述至少一个保持节点被重新拉低以在所述功率下降模式期间将所述至少一个保持节点拉向所述参考电源电压时则由所述保持反相器重新接通。
13.根据权利要求10所述的半导体装置，其中所述保持晶体管包括P型晶体管，所述P型晶体管具有联接到所述至少一个保持节点的漏极端子，具有联接到所述保持电源轨的源极端子，并且具有联接到所述保持反相器的所述输出的栅极端子。
14.根据权利要求13所述的半导体装置，其中所述保持晶体管在所述正常模式期间由所述保持反相器接通以将所述至少一个保持节点拉向所述保持电源电压，当所述至少一个保持节点被拉低时由所述保持反相器关断，并且当所述至少一个保持节点被重新拉高以在所述功率下降模式期间将所述至少一个保持节点拉向所述保持电源电压时则由所述保持反相器重新接通。
15.根据权利要求10所述的半导体装置，其进一步包括缓冲器树，所述缓冲器树包括由所述主电源电压供电的至少一个缓冲器，其在所述正常模式期间经由所述至少一个保持节点将所述保持信号切换到所述多个存储锁存器，用以在所述功率下降模式期间存储所述多个数据存储元件中每一个的状态。
16.根据权利要求15所述的半导体装置，其中所述缓冲器树包括由所述主电源电压供电的多个缓冲器。
17.根据权利要求15所述的半导体装置，其进一步包括功率模式电路，所述功率模式电路将所述保持信号提供给所述缓冲器树。
18.根据权利要求10所述的半导体装置，其中所述多个数据存储元件和相应的存储锁存器被组织成多个组，其中所述多个组中的每一个联接到接收所述保持信号的多个保持节点中的相应一个，并且其中所述至少一个保持锁存器包括多个保持锁存器，每一个保持锁存器均联接到所述多个保持节点中的一个。
19.一种节省半导体装置的功率的方法，其包括：
提供在正常模式期间通电并且在功率下降模式期间断电的主电源电压，并且提供在所述正常模式和所述功率下降模式期间均通电的保持电源电压；
提供由所述主电源电压供电的数据存储元件，并且提供由所述保持电源电压供电并且联接到所述数据存储元件和到保持节点的存储锁存器；
在所述正常模式期间将所述保持节点从第一状态切换到第二状态并返回到所述第一状态，以使所述存储锁存器在进入所述功率下降模式之前保存所述数据存储元件的状态；
提供联接到所述保持节点的保持晶体管，其在接通时将所述保持节点拉到所述第一状态；及
提供由所述保持电源电压供电的保持反相器，其具有联接到所述保持节点的输入并且具有控制所述保持晶体管的输出，其中所述保持反相器在所述保持节点处于所述第一状态时接通所述保持晶体管，并且其中所述保持反相器在所述保持节点被拉到所述第二状态时关断所述保持晶体管。
20.根据权利要求19所述的方法，其进一步包括提供缓冲器树，所述缓冲器树包括至少一个缓冲器，所述缓冲器由所述主电源电压供电来递送保持信号，用以在所述正常模式期间将所述保持节点从所述第一状态切换到所述第二状态并返回到所述第一状态。
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