CN110399314A - 一种cpu、一种电子设备以及一种cpu缓存控制方法 - Google Patents

Abstract

本申请公开了一种CPU，包括CPU本体，还包括：用于与CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；与第二处理器互联接口相连，用于提供总线协议的总线协议模块；与总线协议模块相连，用于控制读写操作的缓存读写控制模块；与缓存读写控制模块相连，用于缓存数据信息的缓存存储器。本申请提供的CPU能够根据实际需求增加或者减少缓存空间，能够便捷灵活地调整CPU的缓存空间，一方面能够提高CPU缓存空间的命中率，进而提高CPU的工作效率，提升系统性能；另一方面能够避免对缓存空间造成浪费。本申请还公开了一种电子设备以及一种CPU缓存控制方法，均具有上述有益效果。

Description

一种CPU、一种电子设备以及一种CPU缓存控制方法

技术领域

本发明涉及芯片控制领域，特别涉及一种CPU、一种电子设备以及一种CPU缓存控制方法。

背景技术

近年来，计算机技术快速发展，对CPU性能的要求越来越高。CPU的性能影响整个系统的性能，CPU的缓存空间的大小影响CPU的性能。在芯片设计过程中，CPU的缓存空间的大小由设置于CPU的高速缓冲存储器的存缓存空间的大小决定。在实际应用中，当系统需要应用于多种场景时，若使用的CPU的缓存空间较小，在使用过程中将出现缓存空间不足的情况，将造成CPU性能效率低下；若为了提高命中率而直接选择大缓存空间的CPU，而在实际应用中大部分时候不需要大容量缓存时，则将是对缓存空间的浪费。

因此，如何灵活地设置CPU的缓存空间，既能够提高CPU缓存空间的命中率，又能避免对缓存空间的浪费，是本领域技术人员目前需要解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种CPU，既能够提高CPU缓存空间的命中率，又能避免对缓存空间的浪费；本发明的另一目的是提供一种电子设备以及一种CPU缓存控制方法，均具有上述有益效果。

为解决上述技术问题，本发明提供一种CPU，包括CPU本体，还包括：

用于与所述CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；

与所述第二处理器互联接口相连，用于提供总线协议的总线协议模块；

与所述总线协议模块相连，用于控制读写操作的缓存读写控制模块；

与所述缓存读写控制模块相连，用于缓存数据信息的缓存存储器。

优选地，进一步包括：

与所述总线协议模块相连，用于根据程序访问的局部性原则预先从所述CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中的预读模块。

优选地，所述缓存存储器具体为FLASH。

优选地，所述第一处理器互联接口和所述第二处理器互联接口具体为PCIE接口。

优选地，所述总线协议模块具体为包括传输协议和缓存协议的定制化总线协议模块。

优选地，所述CPU本体具体为intel或AMD。

为解决上述技术问题，本发明还提供一种电子设备，包括电子设备本体，还包括上述的任意一种CPU。

为解决上述技术问题，本发明还提供一种CPU缓存控制方法，应用于如上述的任意一种CPU，包括：

接收操作请求；

当所述操作请求为缓存请求时，根据预设的地址映射关系将所述缓存请求对应的数据信息缓存至缓存存储器；

当所述操作请求为读写请求时，根据预设的地址映射关系从所述缓存存储器中获取与所述缓存请求对应的数据信息进行读写操作。

优选地，进一步包括：

根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中。

本发明提供的CPU，是在CPU本体的缓存空间的基础上，通过进一步增加与CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；与第二处理器互联接口相连，用于提供总线协议的总线协议模块；与总线协议模块相连，用于控制读写操作的缓存读写控制模块；与缓存读写控制模块相连，用于缓存数据信息的缓存存储器。也就是说，本实施例提供的CPU能够根据实际需求增加或者减少缓存空间，能够便捷灵活地调整CPU的缓存空间，在连接的情况下，能够增大CPU的缓存空间，从而能够提高CPU缓存空间的命中率，而不用到内存或者硬盘上查找，进而提高CPU的工作效率，提升系统性能；在断开连接的情况下，能够相对减少CPU的缓存空间，能够避免对缓存空间造成浪费。

为解决上述技术问题，本发明还提供了一种电子设备以及一种CPU缓存控制方法，均具有上述有益效果。

附图说明

为了更清楚地说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种CPU的结构图；

图2为本发明实施例提供的另一种CPU的结构图；

图3为本发明实施例提供的一种CPU缓存控制方法的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例的核心是提供一种CPU，既能够提高CPU缓存空间的命中率，又能避免对缓存空间的浪费；本发明的另一核心是提供一种电子设备以及一种CPU缓存控制方法，均具有上述有益效果。

为了使本领域技术人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。

图1为本发明实施例提供的一种CPU的结构图。如图1所示，本实施例提供的一种CPU，包括CPU本体10，还包括：

用于与CPU本体10的第一处理器互联接口11可拆卸连接的第二处理器互联接口12；

与第二处理器互联接口12相连，用于提供总线协议的总线协议模块13；

与总线协议模块13相连，用于控制缓存操作的缓存读写控制模块14；

与缓存读写控制模块14相连，用于缓存数据信息的缓存存储器15。

需要说明的是，CPU本体10包括运算器(ALU，Arithmetic Logic Unit，算术逻辑运算单元)、高速缓冲存储器(Cache)、内存和第一处理器互联接口11。其中，运算器用于执行计算控制任务；高速缓冲存储器是介于运算器和内存之间的高速小容量存储器，内存是一种大容量的用于存放数据信息的存储器，其读写速度低于高速缓冲存储器；第一处理器互联接口用于传送各种指令，控制接口的物理层信号。

目前市场上的主流的CPU本体，一般都支持多路系统，即支持多个CPU互联，并且，为了支持四路系统或八路系统，大部分型号的CPU都有三组或三组以上的处理器互联接口。在实际应用中，若CPU本体中的处理器互联接口数多于实现系统中的各CPU互联所需的接口数，则可以直接从空闲的处理器互联接口中确定出第一处理器互联接口11；若CPU没有空闲的处理器互联接口，则有两种方式得出第一处理器互联接口11：一种方式是在系统设计阶段进行修改，通过修改CPU之间的互联方式，得出空闲的处理器互联接口作为第一处理器互联接口11，但是这样将造成某些CPU间的通信需要经过一级转发；另一种方式是在系统硬件已经完成设置和生产，难以修改CPU之间的互联方式的情况下，可以通过减少一个CPU的方式得出空闲的处理器互联接口，从而确定出第一处理器互联接口11。显然，这两种方式对整个系统的性能都将造成影响，因此在实际操作中，需要进行具体的评估，根据实际应用场景的需求进行设置，本实施例对此不做具体的限定。

需要说明的是，处理器互联接口用于控制接口的物理层信号的传输。通过在CPU本体10中预留出第一处理器互联接口11，因此第二处理器互联接口12可以与该第一处理器互联接口11可拆卸地相连，也就是说，在CPU本体10的缓存空间不足的情况下，可以通过将第二处理器互联接口12与第一处理器互联接口11相连，以进一步实现扩展CPU本体10的缓存空间；在CPU本体10的缓存空间充足的情况下，可以将第二处理器互联接口12与第一处理器互联接口11断开连接，以避免浪费存储空间。需要说明的是，在实际应用中，一般是利用CPU总线连接第一处理器互联接口11与第二处理器互联接口12。由于CPU总线是PC系统中传输速度最快的总线，因此能够大大提高利用缓存存储器进行缓存操作的速度，甚至可以达到与CPU的运算器同频运作的效果。

具体的，由于数据信息的传输和存储均需要遵从总线协议，因此通过设置总线协议模块13与第二处理器互联接口12控制模块相连，用于提供总线协议。需要说明的是，总线协议模块13一般需要获取CPU厂商的授权或提供IP才能投入使用。

具体的，在缓存过程中，需要控制数据信息写入缓存存储器15中的具体方式，以及控制数据信息存储于缓存存储器15中的具体位置，因此通过缓存读写控制模块14与总线协议模块13相连。

具体的，缓存存储器15为存储数据信息的载体，缓存存储器15的读写速度大于内存的读写速度，通过将缓存存储器15与缓存读写控制模块14相连，用于存储数据信息，在需要读取数据信息时，也可以从缓存存储器15中进行读取。在实际操作中，根据实际需求选择缓存存储器15的容量大小，本实施例对此不做限定。需要说明的是，本实施例对处理器互联接口、总线协议模块13、缓存读写控制模块14以及缓存存储器15的具体类型以及具体型号均不做限定。

本发明实施例提供的CPU，是在CPU本体的缓存空间的基础上，通过进一步增加与CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；与第二处理器互联接口相连，用于提供总线协议的总线协议模块；与总线协议模块相连，用于控制读写操作的缓存读写控制模块；与缓存读写控制模块相连，用于缓存数据信息的缓存存储器。也就是说，本实施例提供的CPU能够根据实际需求增加或者减少缓存空间，能够便捷灵活地调整CPU的缓存空间，在连接的情况下，能够增大CPU的缓存空间，从而能够提高CPU缓存空间的命中率，而不用到内存或者硬盘上查找，进而提高CPU的工作效率，提升系统性能；在断开连接的情况下，能够相对减少CPU的缓存空间，能够避免对缓存空间造成浪费。

图2为本发明实施例提供的另一种CPU的结构图。如图2所示，在上述实施例的基础上，本实施例对技术方案做了进一步的说明和优化，具体的，进一步包括：

与总线协议模块13相连，用于根据程序访问的局部性原则预先从CPU本体10的内存中获取预测数据信息，并将预测数据信息缓存至缓存存储器15中的预读模块16。

需要说明的是，在实际操作中，会将数据请求拆分为多个请求，依次从缓存存储器15中获取与各请求对应的数据信息。考虑到在根据请求从缓存存储器15中获取数据信息时，若缓存存储器15中不存在与请求对应的数据信息时，则需要先将内存中对应的数据信息缓存至缓存存储器15中，再从缓存存储器15中获取对应的数据信息。这样一来，需要消耗大量的时间。在本实施例中，依据程序访问的局部性原则，即临近正在被访问数据的数据很有可能接下来被访问，具体为在获取内存中与第一请求对应的第一数据信息后，第二请求对应的第二数据信息将大概率为存储于第一数据信息附近的数据信息，因此本实施例通过设置预读模块16，在获取到第二请求之前，则预先将预测数据信息，即预测出的与第二请求对应的数据信息预先缓存至缓存存储器15中。进而，在接收到第二请求时，则可以直接从缓存存储器15中获取第二数据信息对第二请求进行响应，以此类推，从而能够相对节省响应数据请求的时间，提高CPU的工作效率。

在上述实施例的基础上，本实施例对技术方案做了进一步的说明和优化，具体的，缓存存储器15具体为FLASH。

可以理解的是，FLASH是一种非易失性的存储器件，相较于用于内存的DDR/DDR2/DDR3等存储器件，FLASH集成度高、读写速度快。因此本实施例优选地使用FLASH作为缓存存储器15。

作为优选的实施方式，第一处理器互联接口11控制模块和第二处理器互联接口12控制模块具体为PCIE接口。

需要说明的是，PCIE接口是一种使用广泛的接口，其主要优势是数据传输速率高，并且硬件成本低、可靠性强、灵活性大、易于连接实施。在兼容性方面，PCIE接口在软件层面上兼容目前的PCI技术和设备，支持PCIE设备和内存模组的初始化。

作为优选的实施方式，总线协议模块13具体为包括传输协议和缓存协议的定制化总线协议模块。

需要说明的是，在具体实施中，总线协议模块13可以是包括完整功能IP的总线协议的总线协议模块，也可以是包括传输协议和缓存协议的定制化总线协议模块。包括传输协议和缓存协议的定制化总线协议模块即总线协议模块中设置的是简化版本的总线协议，用于实现总线协议从设备的功能，简化的内容包括接收读写请求和回复数据，以及对内存接口的访问请求，去除了其他缓存过程中用不到的总线协议内容。通过精简总线协议模块中的协议内容，能够提高CPU整体的精确性。

作为优选的实施方式，CPU本体10具体为Intel或AMD。

需要说明的是，intel处理器稳定性和性价比高，在图像处理、视频处理、大程序应用方面尤为突出；AMD的游戏性能好，功率较低，发热量比INTEL稍小。因此在具体实施中，可以根据实际需求进行选择Intel或AMD CPU，本实施例对此不做具体的限定。

基于上述实施例，本实施例还提供一种电子设备，包括电子设备本体，还包括上述任一种CPU。

具体的，本实施例提供的电子设备，包括电子设备本体，电子设备中的CPU采用的是上述任一实施例中提供的CPU。通过提高CPU的性能，因此能够提高使用该CPU的电子设备的性能。

本发明实施例提供的电子设备，具有上述任一实施例中的CPU的有益效果。

基于上述实施例，本实施例还提供一种CPU缓存控制方法，应用于上述任一实施例所提供的CPU。图3为本发明实施例提供的一种CPU缓存控制方法的流程图，如图3所示，一种CPU缓存控制方法包括：

S10：接收操作请求；

S20：当操作请求为缓存请求时，根据预设的地址映射关系将缓存请求对应的数据信息缓存至缓存存储器；

S30：当操作请求为读写请求时，根据预设的地址映射关系从缓存存储器中获取与缓存请求对应的数据信息进行读写操作。

在具体实施中，需要预先修改系统的存储地址映射关系，设置虚拟地址与缓存存储器中的地址的地址映射关系。

因此，当接收到缓存请求时，则按照地址映射关系将该花奴才能请求对应的数据信息存储至缓存存储器中的对应位置。

当接收到读写请求时，则根据预设的地址映射关系从缓存存储器中获取与读写请求对应的数据信息，以便对该数据信息进行读写操作。更进一步的，还可以根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将预测数据信息缓存至缓存存储器中，从而能够进一步提升CPU缓存控制效率。

本实施例提供的CPU缓存控制方法，能够提高数据信息在CPU缓存空间中的命中率，从而提高CPU缓存控制的效率。

作为优选的实施方式，本实施例进一步包括：

根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将预测数据信息缓存至缓存存储器中。

关于本实施例的具体操作过程，可参考对应的装置部分的实施例的描述，此处不再赘述。可以理解的是，本实施例通过根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将预测数据信息缓存至缓存存储器中，从而能够相对节省响应数据请求的时间，提高CPU的工作效率。

以上对本发明所提供的一种CPU、一种电子设备以及一种CPU缓存控制方法进行了详细介绍。本文中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

Claims (9)

1.一种CPU，包括CPU本体，其特征在于，还包括：

用于与所述CPU本体的第一处理器互联接口可拆卸连接的第二处理器互联接口；

与所述第二处理器互联接口相连，用于提供总线协议的总线协议模块；

与所述总线协议模块相连，用于控制读写操作的缓存读写控制模块；

与所述缓存读写控制模块相连，用于缓存数据信息的缓存存储器。

2.根据权利要求1所述的CPU，其特征在于，进一步包括：

与所述总线协议模块相连，用于根据程序访问的局部性原则预先从所述CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中的预读模块。

3.根据权利要求1所述的CPU，其特征在于，所述缓存存储器具体为FLASH。

4.根据权利要求1所述的CPU，其特征在于，所述第一处理器互联接口和所述第二处理器互联接口具体为PCIE接口。

5.根据权利要求1所述的CPU，其特征在于，所述总线协议模块具体为包括传输协议和缓存协议的定制化总线协议模块。

6.根据权利要求1所述的CPU，其特征在于，所述CPU本体具体为intel或AMD。

7.一种电子设备，包括电子设备本体，其特征在于，还包括如权利要求1至6任一项所述的CPU。

8.一种CPU缓存控制方法，应用于如权利要求1至6任一项所述的CPU，其特征在于，包括：

接收操作请求；

当所述操作请求为缓存请求时，根据预设的地址映射关系将所述缓存请求对应的数据信息缓存至缓存存储器；

当所述操作请求为读写请求时，根据预设的地址映射关系从所述缓存存储器中获取与所述缓存请求对应的数据信息进行读写操作。

9.根据权利要求8所述的CPU缓存控制方法，其特征在于，进一步包括：

根据程序访问的局部性原则预先从CPU本体的内存中获取预测数据信息，并将所述预测数据信息缓存至所述缓存存储器中。