CN110277966A - 一种自校准电路及校准方法 - Google Patents

Abstract

本申请涉及一种自校准电路及校准方法，该电路包括：第一至第五晶体管、放大器、共模反馈电路、电阻修调电路、译码器及SAR逻辑电路；第一晶体管的第一极连接偏置电压，第二极连接第一电源端，第三极连接第二和第三晶体管的第二极；第二晶体管的第一极连接第一输入信号，第三极连接放大器的正输入端；第三晶体管的第一极连接第二输入信号，第三极连接放大器的负输入端；共模反馈电路连接第二和第三晶体管的第三极、第四和第五晶体管的第一极；电阻修调电路连接于第四和第五晶体管的第二极及第二电源端之间，译码器提供控制信号至电阻修调电路，调整电阻修调电路串入的电阻值；放大器的输出端连接SAR逻辑电路，SAR逻辑电路的输出端连接译码器。

Description

一种自校准电路及校准方法

技术领域

本发明属于电子技术领域，尤其涉及一种自校准电路及校准方法。

背景技术

集成运算放大器种类很多，在各类仪表及控制电路中要求运算放大器必须具有高精度、高共模抑制比和低漂移等性能。目前采用的精密运算放大器都具有外接调零电位器输入端，应用时首先对其失调调零。由于电路复杂，给调试带来不便。自动校准运算放大器是一种新型的高精密运算放大器，采用自动校准技术，在上电时将输入失调电压自动调整为零，使用起来十分方便，同时节省了外部分立元件个数和PCB板成本。

典型的自动校准运算放大器的典型框图如图1所示，在上电初始阶段，运放的输入同相端INN和反向端INP都接地，运放的输入失调电压使得输出端OUT电压非零，经过一个比较器，利用此电压的极性控制修调电路的修调方向，通过SAR控制逻辑和DAC实现对失调电压的修调，直至输出端OUT电压的极性发生翻转，修调结束。失调电压的最小修调精度由DAC的最小精度决定。

现有的修调电路为针对差分输入晶体管的源极电阻部分，通过修调同相端INN和反向端INP两端的源极电阻大小，人为的额外引入失调来反向补偿同相端INN和反向端INP两端的失调，从而可以减小总的运放的输入失调电压。修调DAC是以2^n个单位电阻和开关构成，其中n为修调的bit数，该结构的好处是最终实现的修调精度非常线性，且开关阻抗属于共模阻抗，不对输入失调电压做贡献。缺点是当修调比特数较大时，所需的电阻以及开关个数非常多，从而大大增加了电路成本，从而限制了修调的bit数，也即限制了修调的最小精度。

发明内容

本说明书实施方式的目的在于提供一种自校准电路及校准方法，提高校准精度，降低电路成本。

为了解决上述问题，本申请公开了一种自校准电路，包括第一至第五晶体管、放大器、共模反馈电路、电阻修调电路、译码器及SAR逻辑电路：

所述第一晶体管的第一极连接偏置电压，第二极连接第一电源端，第三极连接所述第二和第三晶体管的第二极；

所述第二晶体管的第一极连接第一输入信号，第三极连接所述放大器的正输入端；

所述第三晶体管的第一极连接第二输入信号，第三极连接所述放大器的负输入端；

所述共模反馈电路连接所述第二和第三晶体管的第三极、第四和第五晶体管的第一极；

所述电阻修调电路连接于所述第四和第五晶体管的第二极及第二电源端之间，所述译码器提供控制信号至所述电阻修调电路，调整所述电阻修调电路串入的电阻值；

所述放大器的输出端连接所述SAR逻辑电路，所述SAR逻辑电路的输出端连接所述译码器。

在一个优选例中，所述电阻修调电路包括：第一和第二基础电阻、第一和第二修调幅度控制电阻、第一和第二高位修调电阻串及第一和第二低位修调电阻串；

所述第一基础电阻连接于所述第四晶体管的第二极和所述第一修调幅度控制电阻之间；

所述第二基础电阻连接于所述第五晶体管的第二极和所述第二修调幅度控制电阻之间；

所述第一和第二修调幅度控制电阻之间依次串联所述第一高位修调电阻串、第一低位修调电阻串、第二低位修调电阻串和第二高位修调电阻串，所述第一和第二修调幅度控制电阻各自独立的并联一控制开关。

在一个优选例中，所述第一和第二高位修调电阻串及第一和第二低位修调电阻串各自包括若干个串联的电阻，每两个相连电阻之间的节点通过一控制开关连接所述第二电源端；所述第一和第二低位修调电阻串之间的节点通过一控制开关连接所述第二电源端。

在一个优选例中，还包括：共模电阻，所述共模电阻连接于所述第一基础电阻和第二基础电阻之间。

在一个优选例中，还包括：第一和第二共模电阻，所述第一共模电阻连接于所述第一基础电阻与第二电源端之间，所述第二共模电阻连接于所述第二与第二电源端之间。

在一个优选例中，所述第一至第三晶体管为P型晶体管或PNP晶体管，所述第四和第五晶体管为N型晶体管或NPN晶体管，所述第一电源端为电压源，所述第二电源端为地端。

在一个优选例中，所述第一至第三晶体管为N型晶体管或NPN晶体管，所述第四和第五晶体管为P型晶体管或PNP晶体管，所述第一电源端为地端，所述第二电源端为电压源。

在一个优选例中，所述第一至第五晶体管为场效应晶体管，所述第一极为栅极，所述第二极为源极，所述第三极为漏极。

在一个优选例中，所述第一至第五晶体管为双极型晶体管，所述第一极为基极，所述第二极为发射极，所述第三极为集电极。

本发明的另一方面，还公开了一种自校准方法，采用前文所述的自校准电路，包括：

根据所述SAR逻辑电路选择所述译码器输出的控制信号，调整所述电阻修调电路的电阻值变化，校准所述第一和第二输入信号的电压值。

在一个优选例中，所述第四和第五晶体管工作在饱和区，所述第一和第二输入信号的电压值变化与所述电阻值变化成近似线性关系。

在一个优选例中，所述第四和第五晶体管工作在亚阈值区，所述第一和第二输入信号的电压值变化与所述电阻值变化成线性关系。

与现有技术相比，本说明书实施方式至少具有以下有益效果：

1)本说明书实施方式中的电阻修调电路的修调电阻与修调电压之间的单调均匀性很好，可实现线性或近似线性关系调整。

2)相对于现有技术大大减小所采用的电阻和开关的个数，开关一端接地，属于共模电阻，不会影响修调的精度，其导通阻抗不需要很小，从而减少芯片面积，降低成本。

3)电阻修调电路可以应用于不同的需求，如选取本说明书实施方式图3中所示的电阻修调结构，可以实现修调电阻与失调电压间的线性调整关系，选取本说明书实施方式图6中所示的电阻修调结构，可以实现修调电阻与失调电压间的指数调整关系。

4)电阻修调电路的结构灵活多变，可以应用于传统DAC的很多种场合。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一个使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

本申请通过所附的附图用示例形式展示。附图应当被理解为作为示例而非限制，本申请的范围是由权利要求所限定的。

图1示出了现有技术中自校准电路的结构框图；

图2示出了本发明一实施例中自校准电路的结构框图；

图3示出了本发明另一实施例中自校准电路的结构框图；

图4示出了本发明一实施例中电阻修调电路的结构图；

图5示出了本发明一实施例中电阻修调电路的具体结构图；

图6示出了本发明另一实施例中自校准电路的结构框图；

图7示出了本发明另一实施例中电阻修调电路的结构图；

图8示出了本发明另一实施例中自校准电路的结构框图；

图9示出了本发明另一实施例中电阻修调电路的结构图；

图10示出了本发明一实施例中修调电路的等效电路图；

图11示出了本发明另一实施例中自校准电路的结构框图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

实施例一

参考图2所示，本说明书实施方式公开了一种自校准电路，包括第一至第五晶体管M1、M2、M3、M4、M5，运算放大器10、共模反馈电路20、电阻修调电路30、译码器40及SAR逻辑电路50。

所述第一晶体管M1的第一极连接偏置电压BIAS，第二极连接第一电源端，第三极连接所述第二晶体管M2和第三晶体管M3的第二极；所述第二晶体管M2的第一极连接第一输入信号INN，第三极连接所述运算放大器10的正输入端；所述第三晶体管M3的第一极连接第二输入信号INP，第三极连接所述运算放大器10的负输入端。

所述共模反馈电路20连接所述第二晶体管M2的第三极、第三晶体管M3的第三极、第四晶体管M4的第一极和第五晶体管M5的第一极；所述电阻修调电路30连接于所述第四晶体管M4和第五晶体管M5的第二极及第二电源端之间，所述译码器40提供控制信号至所述电阻修调电路30，调整所述电阻修调电路30串入的电阻值，所述运算放大器10的输出端连接所述SAR逻辑电路50，所述SAR逻辑电路50的输出端连接所述译码器40。

本实施例中，所述第一至第五晶体管M1、M2、M3、M4、M5为场效应晶体管，如采用CMOS工艺制备的MOS晶体管，所述第一极为栅极(Gate)，所述第二极为源极(Source)，所述第三极为漏极(Drain)。进一步的，在一个优选例中，所述第一至第三晶体管M1、M2、M3为P型晶体管(PMOS晶体管)，所述第四和第五晶体管M4、M5为N型晶体管(NMOS晶体管)，所述第一电源端为电压源，所述第二电源端为地端。通过调整第四晶体管M4、第五晶体管M5的源极电阻的变化，调整第四晶体管M4、第五晶体管M5的漏极(或第二晶体管M2、第三晶体管M3的漏极)电流I1、I2，进而调整第二晶体管M2、第三晶体管M3的栅极电压，校准输入信号的电压值。

可以理解的是，参考图3所示，在本发明的其他实施例中，所述第一至第五晶体管M1、M2、M3、M4、M5为双极型晶体管(BJT)，所述第一极为基极(b极)，所述第二极为发射极(e极)，所述第三极为集电极(c极)。进一步的，在一个优选例中，所述第一至第三晶体管M1、M2、M3为NPN晶体管，所述第四和第五晶体管M4、M5为PNP晶体管，所述第一电源端为电压源，所述第二电源端为地端。

参考图4所示，所述电阻修调电路30包括：第一基础电阻R1、第二基础电阻R4、第一修调幅度控制电阻R2、第二修调幅度控制电阻R3、第一高位修调电阻串MSB_Left、第二高位修调电阻串MSB_right、第一低位修调电阻串LSB_Left和第二低位修调电阻串LSB_Right。

所述第一基础R1电阻连接于所述第四晶体管M4的第二极(源极)和所述第一修调幅度控制电阻R2之间。

所述第二基础R4电阻连接于所述第五晶体管M5的第二极(源极)和所述第二修调幅度控制电阻R3之间；

所述第一修调幅度控制电阻R2和第二修调幅度控制电阻R3之间依次串联所述第一高位修调电阻串MSB_Left、第一低位修调电阻串LSB_Left、第二低位修调电阻串LSB_Right和第二高位修调电阻串MSB_right，所述第一修调幅度控制电阻R2并联一控制开关S_RL，第二修调幅度控制电阻R3并联一控制开关S_RR。

第一高位修调电阻串MSB_Left、第二高位修调电阻串MSB_right、第一低位修调电阻串LSB_Left和第二低位修调电阻串LSB_Right各自包括若干个串联的电阻R_M1L、R_M2L……R_MmL，R_M1R、R_M2R……R_MmR，R_L1L、R_L2L……R_LnL，R_L1R、R_L2R……R_LnR，两个相连的电阻之间的节点通过一控制开关S_M1L至S_M(m-1)L、S_L1L至S_L(m-1)L、S_L1R至S_L(m-1)R、S_M1R至S_M(m-1)R连接所述第二电源端，所述第一低位修调电阻串LSB_Left和第二低位修调电阻串LSB_Right之间的节点通过一控制开关S0连接所述第二电源端。其中，控制开关S_RL、S_RR、S_M1L至S_M(m-1)L、S_L1L至S_L(m-1)L、S_L1R至S_L(m-1)R、S_M1R至S_M(m-1)R、S0的开合状态有译码器40控制，译码器40提供S_Range_Ctrl控制信号调节修调幅度，S_MSB<1:m>控制信号控制第一高位修调电阻串MSB_Left、第二高位修调电阻串MSB_right的控制开关，S_LSB<1:n>调节第一低位修调电阻串LSB_Left和第二低位修调电阻串LSB_Right的控制开关。

参考图5所示，本实施例中，以第一高位修调电阻串MSB_Left包括7个电阻值为R的电阻，第二高位修调电阻串MSB_right包括7个电阻值为R的电阻，第一低位修调电阻串LSB_Left包括4个电阻值为R/4的电阻，第二低位修调电阻串LSB_Right包括4个电阻值为R/4的电阻为例进行说明，电调修调电路30可实现7bit的修调电阻控制，其中bit<6>表示修调幅度控制电阻的选择，为0时表示第一修调幅度控制电阻R2的控制开关S_RL闭合，第二修调幅度控制电阻R3的控制开关S_RR也闭合，bit<6>为1表示第二修调幅度控制电阻R3的控制开关S_RR断开，第一修调幅度控制电阻R2的控制开关S_RL也断开。bit<5>为失调电压极性控制位，代表选择开关闭合的方向，当失调电压极性为正时，bit<5>应设为低电平，控制左半部分的开关，即控制第一高位修调电阻串MSB_Left、第一低位修调电阻串LSB_Left串入的电阻；当失调电压极性为负时，bit<5>应设为高电平，控制右半部分的开关，即控制第二高位修调电阻串MSB_right、第二低位修调电阻串LSB_Right串入的电阻。bit<4:2>表示第一高位修调电阻串MSB_Left或第二高位修调电阻串MSB_right的控制开关S_M1L至S_M7L或S_M1R至S_M7R的控制位，bit<1:0>表示第一低位修调电阻串LSB_Left或第二低位修调电阻串LSB_RightS_L1L至S_L3L或S_L1R至S_L3R的控制位，对应开关状态分别为从S0、L1L至S_L3L、S_M1L至S_M7L或从S0、L1R至S_L3R、S_M1R至S_M7R的状态，其中“0”表示断开。“1”表示闭合。左边电阻为第一低位修调电阻串LSB_Left与第一高位修调电阻串MSB_Left的电阻之和，右边电阻为第二低位修调电阻串LSB_Right与第二高位修调电阻串MSB_right的电阻之和，差分电阻为左边电阻与右边电阻的差值，LSB电阻为相邻的差分电阻的差值。具体的低5位bit所对应的开关状态和差分电阻大小可参见表一所示。

表一

可以看出，本实施例中可以实现修调电阻的高精度修调。相对于现有技术，本实施例中电阻修调电路采用的电阻与开关个数少，如高位4bit，低位2bit时，所需单位电阻个数2*(7+4*4)＝46个，开关个数2*(7+3)+1＝21个，可以减少芯片面积，降低成本。

实施例二

参考图6所示，与实施例一不同的是，本实施例二中的电阻修调电路30还包括：共模电阻R0。参考图7所示，所述共模电阻R0连接于所述第一基础电阻R1与所述第二基础电阻R4之间。本实施例中，共模电阻R0可以使得得到相同修调精度的单位电阻值变大，所需并联的单位电阻个数减小，从而减少总的电阻的个数，也即减小了总的芯片面积和成本。

实施例三

参考图8所示，与实施例一中不同的是，本实施例三的电阻修调电阻还包括：第一共模电阻R01和第二共模电阻R02。参考图9所示，所述第一共模电阻R01连接于所述第一基础电阻R1与第二电源端之间，所述第二共模电阻R02连接于第二基础电阻R4与第二电源端之间。本实施例中，共模电阻R0可以使得得到相同修调精度的单位电阻值变大，所需并联的单位电阻个数减小，从而减少总的电阻的个数，也即减小了总的芯片面积和成本。

实施例四

本发明的实施方式还公开了一种自校准方法，采用前文所述的自校准电路，包括：根据所述SAR逻辑电路选择所述译码器输出的控制信号，调整所述电阻修调电路的电阻值变化，校准所述第一和第二输入信号的电压值。

修调电路的等效电路图参考图10所示，图10中以晶体管为双极型晶体管为例进行说明，根据双极型晶体管的电压电流关系，结合电路图中的连接关系，可以列出如下三个关系式：

其中，Is为反向饱和电流常数，Vt为热点压常数，其余为电路参数变量，将方程(3)，(2)分别除以方程(1)，再利用泰勒近似公式ln(1+x)≈x，简化后可以得到：

利用方程(1)可以得到，运算放大器输入级的跨导关系：

结合方程(4)，(5),可以最终得到修调电阻的变化ΔR与输入失调电压变化ΔV之间的关系为：

修调电阻与输入失调电压之间的关系为很好的线性关系，即所述第一输入信号INN和第二输入信号INP的电压值变化ΔV与所述电阻值变化ΔR成线性关系，线性的修调该电阻既可以得到对输入失调电压线性的修调效果。

在本发明的其他实施例中，所述第四和第五晶体管工作在饱和区，电流与电压关系为平方关系，所述第一输入信号和第二输入信号的电压值变化与所述电阻值变化成近似线性或指数关系。

实施例五

参考图11所示，与实施例一中不同的是，所述第一至第三晶体管M1、M2、M3为N型晶体管(NMOS晶体管)或NPN晶体管，所述第四和第五晶体管M4、M5为P型晶体管(PMOS)或PNP晶体管，所述第一电源端为地端，所述第二电源端为电压源。第一输入信号INN和第二输入信号连接的是NMOS晶体管，通过调整PMOS晶体管的源极电流，从而调整PMOS晶体管的漏极(或NMOS晶体管的漏极)电流I1、I2的变化，从而调整NMOS晶体管的栅极电压变化，进而达到调整失调电压的效果。

应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。

虽然本申请与引用的特定示例实施例一起被描述，但是本申请并不仅限于于此描述的实施例，而是可以用在后附的权利要求的精神和范围内以修改或者变更的形式被实施。相应的，说明书和附图应被视为说明的意思而非限制的意思。

由上所述，应当注意到本申请特定的实施例在这里以示例为目的被描述，但是在不背离本申请范围的情况下可以做不同的修改。相应地，本申请除了后附的权利要求，并不被限制。

本领域技术人员在实施本申请时可以通过对于附图、公开的内容和权利要求的研究，了解并进行对于公开的实施例的其他改变。在权利要求中，词语“包括”并不排除其他组件或步骤，并且不定冠词“一个”并不排除多个。即使特定的特征记载在不同的从属权利要求中，本申请也涉及具有共同的这些特征的实施例。任何在权利要求中的附图标记不应当被解释为限制范围。

不同实施例的特征和方面可以被整合到另外的实施例中，并且本文件所示的实施例可以在没有所有示例或者描述的特征或者方面的情况下实施。本领域技术人员会注意到，虽然本系统和方法的特定的示例和实施例为了示例目的而被描述，在不背离本申请的精神和范围的情况下可以做出不同的修改。此外，一个实施例的特征可以被包含到另一个实施例中，即使这些特征并未在本文件中在一个单一的实施例中被一起描述。相应地，本申请被所附的权利要求描述。

Claims (12)

1.一种自校准电路，其特征在于，包括第一至第五晶体管、放大器、共模反馈电路、电阻修调电路、译码器及SAR逻辑电路：

所述第一晶体管的第一极连接偏置电压，第二极连接第一电源端，第三极连接所述第二和第三晶体管的第二极；

所述第二晶体管的第一极连接第一输入信号，第三极连接所述放大器的正输入端；

所述第三晶体管的第一极连接第二输入信号，第三极连接所述放大器的负输入端；

所述共模反馈电路连接所述第二和第三晶体管的第三极、第四和第五晶体管的第一极；

所述电阻修调电路连接于所述第四和第五晶体管的第二极及第二电源端之间，所述译码器提供控制信号至所述电阻修调电路，调整所述电阻修调电路串入的电阻值；

所述放大器的输出端连接所述SAR逻辑电路，所述SAR逻辑电路的输出端连接所述译码器。

2.如权利要求1所述的自校准电路，其特征在于，所述电阻修调电路包括：第一和第二基础电阻、第一和第二修调幅度控制电阻、第一和第二高位修调电阻串及第一和第二低位修调电阻串；

所述第一基础电阻连接于所述第四晶体管的第二极和所述第一修调幅度控制电阻之间；

所述第二基础电阻连接于所述第五晶体管的第二极和所述第二修调幅度控制电阻之间；

所述第一和第二修调幅度控制电阻之间依次串联所述第一高位修调电阻串、第一低位修调电阻串、第二低位修调电阻串和第二高位修调电阻串，所述第一和第二修调幅度控制电阻各自独立的并联一控制开关。

3.如权利要求2所述的自校准电路，其特征在于，所述第一和第二高位修调电阻串及第一和第二低位修调电阻串各自包括若干个串联的电阻，每两个相连电阻之间的节点通过一控制开关连接所述第二电源端；所述第一和第二低位修调电阻串之间的节点通过一控制开关连接所述第二电源端。

4.如权利要求2所述的自校准电路，其特征在于，还包括：共模电阻，所述共模电阻连接于所述第一基础电阻和第二基础电阻之间。

5.如权利要求2所述的自校准电路，其特征在于，还包括：第一和第二共模电阻，所述第一共模电阻连接于所述第一基础电阻与第二电源端之间，所述第二共模电阻连接于所述第二基础电阻与第二电源端之间。

6.如权利要求1所述的自校准电路，其特征在于，所述第一至第三晶体管为P型晶体管或PNP晶体管，所述第四和第五晶体管为N型晶体管或NPN晶体管，所述第一电源端为电压源，所述第二电源端为地端。

7.如权利要求1所述的自校准电路，其特征在于，所述第一至第三晶体管为N型晶体管或NPN晶体管，所述第四和第五晶体管为P型晶体管或PNP晶体管，所述第一电源端为地端，所述第二电源端为电压源。

8.如权利要求1至6中任意一项所述的自校准电路，其特征在于，所述第一至第五晶体管为场效应晶体管，所述第一极为栅极，所述第二极为源极，所述第三极为漏极。

9.如权利要求1至6中任意一项所述的自校准电路，其特征在于，所述第一至第五晶体管为双极型晶体管，所述第一极为基极，所述第二极为发射极，所述第三极为集电极。

10.一种自校准方法，其特征在于，采用如权利要求1-9中任意一项的自校准电路，包括：

根据所述SAR逻辑电路控制所述译码器输出的控制信号，调整所述电阻修调电路的电阻值变化，校准所述第一和第二输入信号的电压值。

11.如权利要求10所述的自校准方法，其特征在于，所述第四和第五晶体管工作在饱和区，所述第一和第二输入信号的电压值变化与所述电阻值变化成近似线性关系。

12.如权利要求10所述的自校准方法，其特征在于，所述第四和第五晶体管工作在亚阈值区，所述第一和第二输入信号的电压值变化与所述电阻值变化成线性关系。