CN110274921B - 一种全数字二维符合多普勒展宽系统 - Google Patents
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Abstract
本发明涉及核电子学技术，具体涉及一种全数字二维符合多普勒展宽系统，包括第一、第二探测器和上位机；还包括结构相同的第一、第二采集通道，FPGA数字处理平台和千兆以太网口；第一、第二探测器分别与第一、第二采集通道连接，FPGA数字处理平台分别与第一、第二采集通道和千兆以太网口连接，千兆以太网口与上位机相连接。该系统通过采用双通道全数字采集电路简化了系统设计，在FPGA中实现脉冲提取、时间定标和时间符合分析。直接采用ADC对脉冲进行采样，之后进入FPGA数字处理平台进行脉冲整形，基线恢复，堆积识别，幅度提取，时间定标，提高多普勒展宽谱峰本比2‑3个数量级。
Description
技术领域
本发明属于核电子学技术领域，尤其涉及一种全数字二维符合多普勒展宽系统。
背景技术
正电子湮灭多普勒展宽测量技术是研究材料内部的微观结构和原子级缺陷的重要技术手段。正电子湮没谱学研究空位型缺陷是基于湮没辐射所带出的电子密度和电子动量密度的信息。多普勒展宽谱的低动量部分对应于正电子与传导电子或价电子湮没的动量信息，而高动量部分则主要反映了核心电子的动量分布信息。由于核心电子与原子核有特定的结合能，因此湮没辐射的高动量成分携带了非常详细的表征正电子所在处的化学环境信息，如缺陷近邻原子种类的信息。但是，由于传统的单探头多普勒展宽测量本底很大，高动量电子的湮没信息实际上被测量本底所掩盖，而无法得到有用的信息。
正电子和电子湮灭之后产生一对γ光子被探测器捕捉，转化为幅度正比于γ光子能量的脉冲电信号。在传统的符合多普勒展宽系统中，采用模拟电路处理技术，通过复杂的模拟整形放大器将脉冲电信号整形使上升沿变长，下降沿变短，通过低速ADC进行数字化。但是由于模拟信号成形时间较长，容易产生堆积，不利于高计数率测量；同时ADC采样率精度和速度较低，使能谱分辨率较低。
发明内容
本发明的目的是提供一种利用现代电子技术实现全数字、双通道、高计数率以及高分辨率的符合多普勒展宽系统。
为实现上述目的，本发明采用的技术方案是：一种全数字二维符合多普勒展宽系统，包括第一、第二探测器和上位机；还包括结构相同的第一、第二采集通道，FPGA数字处理平台和千兆以太网口；第一、第二探测器分别与第一、第二采集通道连接，FPGA数字处理平台分别与第一、第二采集通道和千兆以太网口连接，千兆以太网口与上位机相连接。
在上述的全数字二维符合多普勒展宽系统中，第一采集通道包括第一可编程放大器，分别与第一可编程放大器连接的第一幅度调节电路和第一高速ADC采集电路；第一可编程放大器与第一探测器连接；第二采集通道包括第二可编程放大器，与第二可编程放大器连接的第二幅度调节电路和第二高速ADC采集电路，第二可编程放大器与第二探测器连接。
在上述的全数字二维符合多普勒展宽系统中，第一幅度调节电路包括第一I-V转换电路、第一数模转换器，第一高速ADC采集电路包括第一差分放大器、第一高速ADC、第一电压跟随器和第一射频变压器；第一可编程放大器分别与第一全差分放大器和第一I-V转换电路连接，第一全差分放大器连接第一高速ADC，第一I-V转换电路与第一数模转换器连接，第一高速ADC分别连接第一电压跟随器和第一射频变压器，第一电压跟随器连接第一全差分放大器；第二幅度调节电路包括第二I-V转换电路、第二数模转换器，第二高速ADC采集电路包括第二差分放大器、第二高速ADC、第二电压跟随器和第二射频变压器；第二可编程放大器分别与第二全差分放大器和第二I-V转换电路连接，第二全差分放大器连接第二高速ADC，第二I-V转换电路与第二数模转换器连接，第二高速ADC分别连接第二电压跟随器和第二射频变压器，第二电压跟随器连接第二全差分放大器。
在上述的全数字二维符合多普勒展宽系统中，FPGA数字处理平台包括第一、第二梯形滤波器，第一、第二基线恢复模块，第一、第二堆积识别模块，第一、第二幅度提取模块，第一、第二快速成形模块，第一、第二时间定标模块，时间符合模块，数据选择模块和千兆网口控制模块；第一梯形滤波器依次连接第一基线恢复模块、第一堆积识别模块和第一幅度提取模块，第一快速成形模块与第一时间定标模块相连，第一时间定标模块与时间符合模块连接，第一幅度提取模块分别与时间符合模块和数据选择模块连接；第二梯形滤波器依次连接第二基线恢复模块、第二堆积识别模块和第二幅度提取模块，第二快速成形模块与第二时间定标模块相连，第二时间定标模块与时间符合模块连接，第二幅度提取模块分别与时间符合模块和数据选择模块连接；时间符合模块依次连接数据选择模块和千兆网口控制模块，千兆网口控制模块连接千兆以太网口；FPGA数字处理平台分别与第一、第二数模转换器，第一、第二射频变压器连接，第一梯形滤波器和第一快速成形模块均与第一高速ADC连接，第二梯形滤波器和第二快速成形模块均与第二高速ADC连接。
在上述的全数字二维符合多普勒展宽系统中，第一、第二可编程放大器均采用VCA810可编程放大器，第一、第二全差分放大器均采用THS4509，第一、第二高速ADC均采用ADS5424，第一、第二数模转换器均采用DAC8811，第一、二I-V转换电路均采用OPA211，第一、第二射频变压器均采用ADT1-1WT，FPGA数字处理平台选用EP3C40Q240C8N。
本发明的有益效果：通过采用双通道全数字采集电路简化了系统设计，在FPGA中实现脉冲提取，时间定标并完成时间符合。直接采用ADC对脉冲进行采样，之后进入FPGA数字处理平台进行脉冲整形，基线恢复，堆积识别，幅度提取，时间定标，和时间符合可提高多普勒展宽谱峰本比2-3个数量级，提高系统的能量分辨率从而可以实现对点缺陷周围元素环境的检测。同时，全数字电路还能有效降低测量系统的成本，简化仪器构成，有助于实现仪器的小型化和可移动性。
本发明系国家重点研发计划重大仪器专项课题(2017YFF0106506)“基于高纯锗能谱仪的材料点缺陷特性分析应用研究”的研究成果。
附图说明
图1为本发明实施例的系统结构示意图；
图2为本发明实施例的硬件电路框图；
图3为本发明实施例的千兆网口电路图。
具体实施方式
下面结合附图对本发明的实施方式进行详细描述。
随着电子技术的发展，高速ADC以及FPGA得到了广泛使用，在数字化多普勒符合展宽测量系统中，直接采用ADC对脉冲进行采样，之后进入FPGA数字处理平台进行脉冲整形，基线恢复，堆积识别，幅度提取，时间定标，可提高系统的计数率以及能量分辨率。两通道信号分别经ADC采样和FPGA处理后再进行能量和时间符合，得到本底极低的、能量分辨率进一步提高的符合多普勒展宽谱。
本实施例技术方案的思路是通过对正电子湮没产生的一对γ光子的测量，并在能量和时间上进行符合，极大的降低多普勒展宽谱的本底，提高多普勒展宽谱的能量分辨能率，得到关于原子点缺陷和点缺陷周围化学环境，缺陷亚晶格，缺陷复合体的信息。
本实施例是通过以下技术方案来实现的，如图1所示，一种全数字二维符合多普勒展宽系统，系统包括第一、第二采集通道、FPGA数字处理平台和千兆以太网口。第一采集通道包括第一可编程放大器、第一幅度调节电路、第一高速ADC采集电路；第二采集通道包括第二可编程放大器、第二幅度调节电路、第二高速ADC采集电路；第一可编程放大器分别与第一幅度调节电路、第一探测器和第一高速ADC采集电路连接，第一幅度调节电路、第一高速ADC采集电路均与FPGA数字处理平台相连。第二可编程放大器分别与第二幅度调节电路、第二探测器和第二高速ADC采集电路连接，第二幅度调节电路、第二高速ADC采集电路均与FPGA数字处理平台相连。第一、第二可编程放大器分别用于调节来自第一、第二探测器的脉冲信号幅度；第一、第二幅度调节电路分别用于调节第一、第二可编程放大器增益；第一、第二高速ADC采集电路用于将模拟信号数字化。FPGA数字处理平台包括：第一、第二梯形滤波器、第一、第二基线恢复模块、第一、第二堆积识别模块、第一、第二幅度提取模块、第一、第二快速成形模块、第一、第二时间定标模块、时间符合模块、数据选择模块和千兆以太网控制模块。FPGA数字处理平台用于提取脉冲幅度、脉冲定时、信号符合和控制千兆以太网控制模块。千兆以太网口用于将两个通道的脉冲幅度和时间信息发送到上位机的能谱分析软件进行能量符合，最终得到符合多普勒展宽谱，或者直接显示并分析符合多普勒展宽谱。
如图2所示，第一采集通道和第二采集通道结构一样，对来自探测器的两路模拟信号进行采集，将信号数字化后传送给FPGA数字处理平台进行处理，FPGA数字处理平台采用FPGA EP3C40Q240C8N。下面就第一采集通道作详细说明，模拟输入信号通过VCA810第一可编程放大器U1的1号引脚输入，经过U1的5号引脚输出；U1的5号引脚连接至THS4509第一全差分放大器U2的11号引脚，通过U2后模拟信号转变成差分信号，通过U2的3,10号引脚输出；U2的3,10号引脚连接至ADS5424第一高速ADC U3的11,12号引脚，信号在U3中数字量化后，通过U3的36～41和44～51号引脚输出；U3的36～41和44～51号引脚和FPGA的14位数据口连接，在FPGA中对脉冲信号进行处理；FPGA控制DAC8811第一数模转换器U6和OPA211第一I-V转换电路U7产生可调的电压信号，调节第一可编程放大器U1的增益。具体连接为，FPGA的3位数据口和DAC8811第一数模转换器U6的1,2,8号引脚连接，U6的3,5号脚和OPA211第一I-V转换电路U7的2号引脚连接，U7的6号引脚和U1的3号引脚连接；FPGA通过78号引脚和ADT1-1WT第一射频变压器U4的3号引脚连接，提供U3采样时所需的时钟信号，经过U4的4,6号引脚后，单端时钟信号变成差分时钟信号，和U3的11,12号引脚相连；U3的3号引脚产生共模参考信号，和OPA211第一电压跟随器U5的3号脚连接，通过U5的6号脚输出至U2的4,9号脚，为第一全差分放大器U2提供共模参考。上述电路结构中，关键器件VCA810第一可编程放大器U1的恒定带宽为30M，增益在-40dB和40dB可调，可以无失真的对模拟信号进行调理；ADS5424第一高速ADC U3的分辨率为14位，转换最高速率105M，保证了采样精度和速度。
FPGA数字处理平台具体实现结构如图1所示。两个通道信号经过相同的处理。下面以一个通道为例进行分析，信号经高速ADC采样电路后进入FPGA数字处理平台分两路并行处理，其中一路依次经过梯形滤波器、基线恢复模块、堆积识别模块、幅度提取模块用于获得脉冲信号幅度；另一路经过快速成形模块和时间定标模块用于获得脉冲到达时间；最后通过时间符合模块完成时间符合，再经过数据选择模块和千兆网口控制模块将数据发送到上位机。其中梯形滤波器用于将指数脉冲信号转为梯形，梯形高度即为脉冲高度，梯形的上升时间和平顶时间可抑制高频噪声。由于存在热噪声等噪声干扰，信号的基线不在0，因此要提取信号基线，本实施例采用的方法是用滑动平均窗口即在信号到达前取N个点的平均值作为基线。由于两个指数脉冲距离较近时，经过梯形滤波器后会造成两个梯形叠加，引起幅度提取出错，为提高系统精度，需要采用堆积识别模块来识别此种情况，所采用的方法是根据脉冲间隔与梯形宽度做比较，当两个脉冲时间间隔大于梯形宽度时，则未堆积，否则产生堆积。幅度提取模块的功能是根据梯形高度以及基线值来获取脉冲高度。快速成形模块采用的是一个上升时间和平顶时间较短的梯形滤波器，根据阈值用来得到脉冲到达的标志，时间定标模块是根据系统50MHz晶振，得到脉冲到达的时间。时间符合模块是判断两道脉冲到达的时间差是否在某一范围来做脉冲选择，数据选择模块用于选择发送第一道幅度时间信息，第二道幅度时间信息或经过时间选择模块处理后的幅度信息。
图3为FPGA处理器和千兆以太网口、上位机的能谱分析软件的连接图。FPGA处理器EP3C40Q240C8N通过GMII接口和千兆以太网口连接，将提取的脉冲幅度和到达时间发送至能谱分析软件。
应当理解的是，本说明书未详细阐述的部分均属于现有技术。
虽然以上结合附图描述了本发明的具体实施方式，但是本领域普通技术人员应当理解，这些仅是举例说明，可以对这些实施方式做出多种变形或修改，而不背离本发明的原理和实质。本发明的范围仅由所附权利要求书限定。
Claims (1)
1.一种全数字二维符合多普勒展宽系统，包括第一、第二探测器和上位机；其特征是，还包括结构相同的第一、第二采集通道，FPGA数字处理平台和千兆以太网口；第一、第二探测器分别与第一、第二采集通道连接，FPGA数字处理平台分别与第一、第二采集通道和千兆以太网口连接，千兆以太网口与上位机相连接；
第一采集通道包括第一可编程放大器，分别与第一可编程放大器连接的第一幅度调节电路和第一高速ADC采集电路；第一可编程放大器与第一探测器连接；第二采集通道包括第二可编程放大器，与第二可编程放大器连接的第二幅度调节电路和第二高速ADC采集电路，第二可编程放大器与第二探测器连接；
第一幅度调节电路包括第一I-V转换电路、第一数模转换器，第一高速ADC采集电路包括第一全差分放大器、第一高速ADC、第一电压跟随器和第一射频变压器；第一可编程放大器分别与第一全差分放大器和第一I-V转换电路连接，第一全差分放大器连接第一高速ADC，第一I-V转换电路与第一数模转换器连接，第一高速ADC分别连接第一电压跟随器和第一射频变压器，第一电压跟随器连接第一全差分放大器；第二幅度调节电路包括第二I-V转换电路、第二数模转换器，第二高速ADC采集电路包括第二全差分放大器、第二高速ADC、第二电压跟随器和第二射频变压器；第二可编程放大器分别与第二全差分放大器和第二I-V转换电路连接，第二全差分放大器连接第二高速ADC，第二I-V转换电路与第二数模转换器连接，第二高速ADC分别连接第二电压跟随器和第二射频变压器，第二电压跟随器连接第二全差分放大器；
FPGA数字处理平台包括第一、第二梯形滤波器，第一、第二基线恢复模块，第一、第二堆积识别模块，第一、第二幅度提取模块，第一、第二快速成形模块，第一、第二时间定标模块，时间符合模块，数据选择模块和千兆网口控制模块；第一梯形滤波器依次连接第一基线恢复模块、第一堆积识别模块和第一幅度提取模块，第一快速成形模块与第一时间定标模块相连，第一时间定标模块与时间符合模块连接，第一幅度提取模块分别与时间符合模块和数据选择模块连接；第二梯形滤波器依次连接第二基线恢复模块、第二堆积识别模块和第二幅度提取模块，第二快速成形模块与第二时间定标模块相连，第二时间定标模块与时间符合模块连接，第二幅度提取模块分别与时间符合模块和数据选择模块连接；时间符合模块依次连接数据选择模块和千兆网口控制模块，千兆网口控制模块连接千兆以太网口；FPGA数字处理平台分别与第一、第二数模转换器，第一、第二射频变压器连接，第一梯形滤波器和第一快速成形模块均与第一高速ADC连接，第二梯形滤波器和第二快速成形模块均与第二高速ADC连接；快速成形模块采用的是一个上升时间和平顶时间较短的梯形滤波器，根据阈值用来得到脉冲到达的标志，时间定标模块是根据系统50MHz晶振，得到脉冲到达的时间；时间符合模块是判断两道脉冲到达的时间差是否在某一范围来做脉冲选择；
第一、第二可编程放大器均采用VCA810可编程放大器，第一、第二全差分放大器均采用THS4509，第一、第二高速ADC均采用ADS5424，第一、第二数模转换器均采用DAC8811，第一、二I-V转换电路均采用OPA211，第一、第二射频变压器均采用ADT1-1WT，FPGA数字处理平台选用EP3C40Q240C8N。
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