CN110265393A - 一种基于esd防护电路可靠性的检测控制方法 - Google Patents
一种基于esd防护电路可靠性的检测控制方法 Download PDFInfo
- Publication number
- CN110265393A CN110265393A CN201910507916.9A CN201910507916A CN110265393A CN 110265393 A CN110265393 A CN 110265393A CN 201910507916 A CN201910507916 A CN 201910507916A CN 110265393 A CN110265393 A CN 110265393A
- Authority
- CN
- China
- Prior art keywords
- esd
- port
- esd device
- measured
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000001514 detection method Methods 0.000 title claims abstract description 35
- 238000010586 diagram Methods 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims description 18
- 230000005611 electricity Effects 0.000 claims description 13
- 101100409194 Rattus norvegicus Ppargc1b gene Proteins 0.000 claims description 12
- 238000012795 verification Methods 0.000 claims description 10
- 238000013461 design Methods 0.000 abstract description 14
- 238000001914 filtration Methods 0.000 abstract 1
- 238000012360 testing method Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 10
- 238000007689 inspection Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005421 electrostatic potential Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001012 protector Effects 0.000 description 2
- 238000012216 screening Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101001073212 Arabidopsis thaliana Peroxidase 33 Proteins 0.000 description 1
- 101001123325 Homo sapiens Peroxisome proliferator-activated receptor gamma coactivator 1-beta Proteins 0.000 description 1
- 102100028961 Peroxisome proliferator-activated receptor gamma coactivator 1-beta Human genes 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000012550 audit Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开一种基于ESD防护电路可靠性的检测控制方法，包括：接受电路图对应的完整电路的网表信息、预定义的ESD器件可靠尺寸信息及预定义的ESD器件属性名；然后初始化电源端口、地端口、以及待测端口；根据待测端口的初始化信息和网表信息，筛选出一个与ESD器件存在直接连接关系的待测端口；根据预定义的ESD器件属性名，获取与待测端口直接连接的ESD器件的尺寸信息；按照ESD器件的类型控制前述获取的尺寸信息与预定义的ESD器件可靠尺寸信息进行合并比较，并根据合并比较的结果确定待测端口所在的ESD防护电路的可靠性。从而使芯片设计可以在耗费最小的ESD防护面积下，得到安全可靠的ESD防护能力，节省芯片成本。
Description
技术领域
本发明涉及静电防护的技术领域，尤其涉及一种基于ESD防护电路可靠性的检测控制方法。
背景技术
静电是一种客观存在的自然现象，产生的方式有许多种，如摩擦、接触、电器间感应等。人体自身的动作或与其他物体的接触、摩擦等因素，可以产生几千伏甚至上万伏的静电。人体或电子产品是很容易带静电的，各种摩擦和感应都可能产生静电电位，当不同电位的人体或电子产品相互接近或者接触时，积累的电荷就可能通过空气或者导电体进行泄放，产生放电现象。人体带1~2kV静电电压是很常见的，而人体对静电并不敏感，不过这个电位水平的静电，已经可能通过ESD对电子产品产生致命影响。此外，随着集成电路集成化程度的不断提高，工艺节点的不断推进，芯片趋于小型化，致使其对静电是十分敏感的。静电放电引起的近场的电磁变化可能会导致正在工作的电子产品误动作，器件对静电放电的能量吸收则可能对器件造成损坏。据统计，在产品失效的器件中，由于ESD造成的失效比率至少在60%以上，可见ESD防护的重要性。
在芯片的输入输出端进行电路设计时，需要为芯片内部逻辑信号端和芯片在电路板上的引脚之间设计ESD电路，通常电路设计工程师需要对相应的ESD电路进行器件尺寸的检查，采取人工检查的方式来保证ESD器件尺寸的可靠性。然而，传统的人工检查方法存在诸多的缺点，如周期长、实时性差，主观性强，且会存在一定盲区及随机性。
人工检查的结果会依赖于电路设计者在ESD电路设计方面的认识与经验，可能会忽略与抗ESD器件存在连接关系的功能性器件的寄生结构也存在抗ESD作用，致使在ESD防护电路实际已经满足可靠性的情况下添加数量更多的ESD防护器件，造成芯片面积上的浪费。
发明内容
为了克服上述技术缺陷，本发明的技术方案如下：
一种基于ESD防护电路可靠性的检测控制方法，包括：接受电路图对应的完整电路的网表信息、预定义的ESD器件可靠尺寸信息及预定义的ESD器件属性名；然后初始化基于电路图的电源端口、地端口、以及待测端口；其中，待测端口以信号节点的方式存在于电路图中，是电路图中除了电源端口和地端口以外的可识别的信号节点，完整电路包括ESD防护电路；所述检测控制方法还包括：根据待测端口的初始化信息和完整电路的网表信息，从电路图所存在的信号节点中筛选出一个与ESD器件存在直接连接关系的待测端口；根据预定义的ESD器件属性名，获取与待测端口直接连接的ESD器件的尺寸信息；按照ESD器件的类型控制前述获取的尺寸信息与预定义的ESD器件可靠尺寸信息进行合并比较，并根据前述合并比较的结果确定待测端口所在的ESD防护电路的可靠性；继续从电路图中筛选出下一个待测端口，再重复上述步骤以检测下一个待测端口所在的ESD防护电路的可靠性，直到遍历完电路图中所有的信号节点。该技术方案将待检测的ESD电路结构同一类ESD器件合并处理，并使用其尺寸信息叠加数值参与预定义的ESD器件可靠尺寸信息的误差判断，从而增大尺寸信息判断的可靠性，考虑到与抗ESD器件存在连接关系的功能性器件也会起到抗ESD作用，从而使芯片设计可以在耗费最小的ESD防护面积的情况下得到安全可靠的ESD防护能力，节省芯片成本。使得检测控制方法的检测流程能覆盖到电路设计的真实需求，检测结果更加智能化。
进一步地，所述与待测端口直接连接的ESD器件分为两种类型：一种类型的ESD器件连接于所述待测端口与所述地端口之间，另一种类型的ESD器件连接于所述待测端口与所述电源端口之间。该技术方案充分考滤到接地线和接电源线对应的器件特性而对ESD器件进行分类处理，提高ESD防护电路的可靠性检测的准确度。
进一步地，所述按照ESD器件的类型控制前述获取的尺寸信息与预定义的ESD器件可靠尺寸信息进行合并比较，并根据前述合并比较的结果确定待测端口所在的ESD防护电路的可靠性的具体方法包括：根据所述与待测端口直接连接的ESD器件所划分的ESD器件类型，控制获取的每一种类型的ESD器件对应的所有ESD器件的尺寸信息叠加，再将每一种类型的ESD器件对应的尺寸信息叠加结果分别与所述预定义的ESD器件可靠尺寸信息相减以获得各种类型的ESD器件对应的可靠性差值；判断所述待测端口上各种类型的ESD器件对应的可靠性差值中是否存在小于预设参考值的可靠性差值，是则确定所述待测端口所在的ESD防护电路不可靠，否则确定所述待测端口所在的ESD防护电路可靠。针对于同一个所述待测端口，该技术方案将属于一种类型的ESD器件的功能性器件和抗ESD器件对应的尺寸信息叠加进行可靠性判断，突出存在连接关系的功能性器件所起到抗ESD作用，充分考虑到所述待测端口处的电路实际泄流能力，进而缩短检测时间。
进一步地，所述每一种类型的ESD器件中所有的ESD器件设置为MOS管，则所述尺寸信息设置为对应MOS管的宽度值，对应地，所述预定义的ESD器件属性名为宽度；其中，所述每一种类型的器件中所有的MOS管的漏源极跨接于所述待测端口与所述电源端口\所述地端口之间，MOS管的寄生结构也存在抗ESD作用。当以MOS管作为ESD器件检测对象时，该技术方案利用MOS管的宽度值与ESD防护能力成比值的关系来控制ESD防护电路的电流泄流能力，从而提高ESD防护电路的可靠性检测效率。在有效地节省芯片面积（成本）的同时，确保电路达到可靠的ESD防护特性。
进一步地，所述检测控制方法在主流的perc验证工具中执行，并且在perc验证工具表现为：由相应ESD验证功能的主体函数合并构成一个完整的ESD规则文件。使得所述检测控制方法对应的器件、端口参数可控，且便于修改以适应不同设计项目需求。
附图说明
图1为本发明实施例提供的一种基于ESD防护电路的检测控制方法流程图。
图2为本发明实施例提供的用于可靠性测试的一种ESD防护电路结构示意图。
图3为本发明实施例提供的一种基于ESD防护电路的检测控制方法在perc验证工具执行输出的检测结果报告的说明图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细描述。应当理解，下面所描述的具体实施例仅用于解释本发明，并不用于限定本发明。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组合。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
本发明实施例提出一种基于ESD防护电路的检测控制方法，需要说明的是该检测控制方法是基于PERC验证语言编写的自动检查IO端口处分类的ESD器件尺寸的ESD规则验证脚本，在主流的perc验证工具中执行，并且在perc验证工具表现为：由相应ESD验证功能的主体函数合并构成的一个完整的ESD规则文件，使得所述检测控制方法对应的器件、端口参数可控，且便于修改以适应不同设计项目需求。由于考虑到同一IO端口处的连接的功能性器件的寄生结构也能起到抗ESD作用，所以在ESD规则文件中将其与抗ESD器件归类在一起进行尺寸信息的累加统计运算，以检测到电路中的实际泄流能力，其中，电路的实际泄流能力与抗ESD器件的尺寸相关；功能性器件包括MOS管，MOS管的寄生结构包括源漏极跟衬底构成的三极管结构，以及漏极跟衬底构成的二级管结构。
本发明实施例提供的一种基于ESD防护电路的检测控制方法，所述检测控制方法具体如下：
步骤S101、接受电路图对应的完整电路的网表信息、预定义的ESD器件可靠尺寸信息以及预定义的ESD器件属性名，然后进入步骤S102。步骤S101具体为控制perc验证工具输入ESD规则文件后，接收前述技术参数信息，这些技术参数信息是根据实际项目需求在特定工艺条件下定义的。其中，完整电路包括ESD防护电路，完整电路的网表信息包括网表位置信息、网表格式、以及符合perc验证工具的网表抽取规则的网表类型，网表类型被配置为电路网表, 电路网表能够反映电路连接及电路图组成格式的网表。
步骤S102、初始化基于电路图的电源端口、地端口、以及待测端口，然后进入步骤S103。其中，待测端口以信号节点的方式存在于电路图中，是电路图中除了电源端口和地端口以外的可识别的信号节点，信号节点相当于电路图中被识别出来的芯片IO端口，而ESD防护电路属于芯片内部的电路结构。
步骤S103、根据待测端口的初始化信息和电路图对应的完整电路的网表信息，从该电路图所存在的信号节点中筛选出一个与ESD器件存在直接连接关系的待测端口，然后进入步骤S104。步骤S103是通过控制perc验证工具调用用于检查信号节点的内置函数，从电路图所存在的信号节点中筛选出与ESD器件存在直接连接关系的待测端口，即存在泄流通路的待测端口。在本实施例中，每进入一次步骤S103则筛选出一个与ESD器件存在直接连接关系的待测端口，而且当前筛选的待测端口不同于上一个筛选的待测端口，直到电路图所存在的信号节点全部被筛选完成。
步骤S104、根据预定义的ESD器件属性名，获取与待测端口直接连接的ESD器件的尺寸信息，然后进入步骤S105；由于本实施例将所述预定义的ESD器件属性名设置为器件的宽度，所以本实施例可以根据预定义的ESD器件属性名获取到的是与待测端口直接连接的MOS管器件的宽度数值。不排除所述预定义的ESD器件属性名可以定义为器件的其他属性，但是考虑到泄放电流的开启时间与ESD器件的尺寸宽度相关，需要将所述预定义的ESD器件属性名设置为器件的宽度，从而满足ESD检测精度的要求。在本实施例中，ESD器件选择为MOS管，预定义的ESD器件属性名设置为MOS管器件的宽度，因为MOS管器件的宽度与MOS管的泄通电流成正比，所以MOS管器件的宽度足以衡量其作为ESD器件的泄流能力。具体为利用MOS管的宽度值与ESD防护能力成比值的关系来控制ESD防护电路的电流泄流能力，从而提高ESD防护电路的可靠性检测效率。在有效地节省芯片面积（成本）的同时，确保电路达到可靠的ESD防护特性。其中，预定义的ESD器件可靠尺寸信息是工艺设计工具包(PDK)中的DESIGN RULE限定的最小安全宽度Width，本实施例将预定义的ESD器件可靠尺寸信息设置为360um的器件安全宽度。
步骤S105、根据所述与待测端口直接连接的ESD器件所划分的ESD器件类型，控制获取的每一种类型的ESD器件对应的所有ESD器件的尺寸信息叠加。然后进入步骤S106。
在本实施例中，所述与待测端口直接连接的ESD器件分为两种ESD器件类型：一种类型的ESD器件连接于所述待测端口与所述地端口之间，另一种类型的ESD器件连接于所述待测端口与所述电源端口之间；其中，每一种类型的ESD器件包括多个ESD器件,可归类为一组ESD器件。根据所述与待测端口直接连接的ESD器件所划分的ESD器件类型，可以将连接于所述待测端口与所述地端口之间的一组NMOS管划分为与地端存在泄放通路的一种类型的ESD器件，而将连接于所述待测端口与所述电源端口之间的一组PMOS管划分为与电源端存在泄放通路的一种类型的ESD器件，这一组NMOS管并联连接于所述待测端口与所述地端口之间，这一组NMOS管的漏极连接于所述待测端口，这一组NMOS管的源极连接于所述地端口，这一组NMOS管的栅极可以直接接地（认为GGNMOS，栅极接地的nmos管）或者通过电阻连接于所述地端口，或者采取其他特定的ESD接法；这一组PMOS管并联连接于所述待测端口与所述电源端口之间，这一组PMOS管的漏极连接于所述待测端口，这一组PMOS管的源极连接于所述电源端口，这一组PMOS管的栅极可以直接接电源端，或者通过电阻连接于所述地端口，或者采取其他特定的ESD接法。本实施例充分考滤到接地线和接电源线对应的器件特性的差异而对ESD器件进行分类处理，提高ESD防护电路的可靠性检测的准确度。
在执行所述步骤S105的过程中，识别出同一所述与ESD器件存在直接连接关系的待测端口处连接的两组ESD器件，分别对应于连接于所述待测端口与所述地端口之间的一组NMOS管和连接于所述待测端口与所述电源端口之间的一组PMOS管，然后将一组NMOS管中所有的NMOS管器件的宽度值相加起来，同时将一组PMOS管中所有的PMOS管器件的宽度值相加起来，即完成控制每一种类型的ESD器件对应的所有ESD器件的尺寸信息（本实施例将尺寸信息设置为器件的宽度值）叠加这一操作，以实现对同一类型的ESD器件合并处理，充分利用作为功能性用途的器件所起到的ESD防护作用，避免使用过多的抗ESD器件，从而在耗费最小的ESD防护面积下，得到安全可靠的ESD防护能力，节省芯片成本。
步骤S106、将前述每一种类型的ESD器件对应的尺寸信息叠加结果分别与所述预定义的ESD器件可靠尺寸信息相减以获得各种类型的ESD器件对应的可靠性差值，然后进入步骤S107。在本实施例中，该步骤将同一所述待测端口上的一组PMOS管的宽度相加的和值减去所述预定义的ESD器件可靠尺寸信息，可得到PMOS管这一类型的ESD器件对应的可靠性差值；同时，该步骤将同一所述待测端口上的一组NMOS管的宽度相加的和值减去所述预定义的ESD器件可靠尺寸信息，可得到NMOS管这一类型的ESD器件对应的可靠性差值。当检测到所述待测端口处连接的ESD器件尺寸不满足ESD防护电路所要求的可靠性时，前述可靠性差值可作为后续修复所用到的ESD器件尺寸调整差值，用以指引电路设计者快速、高效地完成ESD器件尺寸的修改。
步骤S107、判断所述待测端口上各种类型的ESD器件对应的可靠性差值中是否存在小于预设参考值的可靠性差值，是则进入步骤S109，否则进入步骤S108。步骤S107中提及的可靠性差值是同一待测端口上各种类型的ESD器件与所述预定义的ESD器件可靠尺寸信息作差得到的数值，通过与一个预设参考值比较大小而获得与所述待测端口直接连接的各种类型的ESD器件的尺寸的可靠性，进而判定所述待测端口所在的ESD防护电路的可靠性，本实施例将各种类型的ESD器件的尺寸的可靠性作为衡量所述待测端口所在的ESD防护电路的是否存在ESD风险的标准，因为ESD器件的尺寸信息与该器件的静电防护能力相关。优选地，预设参考值的数值设置为0，当所述待测端口存在一种类型的ESD器件对应的可靠性差值小于0时，即这类型的ESD器件对应的尺寸信息叠加结果小于所述预定义的ESD器件可靠尺寸信息时，进入步骤S109；当所述待测端口不存在任何一种类型的ESD器件对应的可靠性差值小于0时，即各种类型的ESD器件对应的尺寸信息叠加结果都不小于所述预定义的ESD器件可靠尺寸信息时，进入步骤S108。
针对于同一个所述待测端口，本发明实施例将属于一种类型的ESD器件的功能性器件和抗ESD器件对应的尺寸信息叠加进行可靠性判断，突出存在连接关系的功能性器件所起到抗ESD作用，充分考虑到所述待测端口处的电路实际泄流能力，进而缩短检测时间。
步骤S108、确定所述待测端口所在的ESD防护电路可靠，具体是各种类型的ESD器件与所述预定义的ESD器件可靠尺寸信息的误差值在允许接受的误差范围内，即各种类型的ESD器件对应的可靠性差值都小于所述预设参考值时，可确定所述待测端口直接连接的ESD器件的尺寸都满足可靠性要求，所述待测端口所在的ESD防护电路不存在ESD风险。然后进入步骤S110。
步骤S109、确定所述待测端口所在的ESD防护电路不可靠，具体是存在其中一种类型的ESD器件与所述预定义的ESD器件可靠尺寸信息的误差值超出允许接受的误差范围，即这种类型的ESD器件对应的可靠性差值大于或等于所述预设参考值时，可确定这种类型的ESD器件的尺寸不满足可靠性要求，使得所述待测端口所在的ESD防护电路存在ESD风险。然后进入步骤S110。
步骤S110、结合所述电路图中已检测的信号节点，以及步骤S108和步骤S109所确定的可靠性检测结果，判断是否遍历完所述电路图中所有与ESD器件存在直接连接关系的信号节点（或者是所述待测端口），是则进入步骤S111；否则返回步骤S103，继续从所述电路图中筛选出下一个与ESD器件存在直接连接关系的所述待测端口，再重复上述步骤。
根据步骤S108和步骤S109所确定的可靠性检测结果，可统计所述电路图中已经被识别到的与ESD器件存在直接连接关系的信号节点的个数及其对应待测端口的位置信息，然后通过判断已被检测处理的所述待测端口的个数是否等于所述电路图中预先被识别到的所有与ESD器件存在直接连接关系的信号节点的个数，来确定遍历所述电路图中与ESD器件存在直接连接关系的信号节点的情况。
步骤S111、所述perc验证工具将前述步骤所确定的ESD可靠性规则检查信息统一输出，作为ESD规则检查报告，从而完成所述电路图中的所述待测端口直接连接的ESD器件尺寸的一次可靠性检测流程。
本发明实施例在执行ESD防护电路的检测控制方法过程中，将待检测的ESD电路结构同一类ESD器件合并处理，并使用其尺寸信息叠加数值参与预定义的ESD器件可靠尺寸信息的误差判断，从而增大尺寸信息判断的可靠性，考虑到与抗ESD器件存在连接关系的功能性器件也会起到抗ESD作用，避免工程人员只是使用抗ESD器件设计ESD防护电路而造成芯片面积增大，采用这种方法去检测可靠性，有利于降低ESD电路的设计面积，意味着使用这种方法后，只需用小面积esd电路就可以有效保证电路的ESD安全可靠性，进而降低芯片成本。使得检测控制方法的检测流程能覆盖到电路设计的真实需求，检测结果更加智能化。
本发明实施例提供的用于可靠性测试的一种ESD防护电路结构示意图，如图2所示，该ESD防护电路图中对应的待测端口包括端口IO1、端口IO2、端口IO3，作为需要出PAD的IO端口；VDD为电源端口，GND为地端口。本实施例将所述每一种类型的ESD器件中所有的ESD器件设置为MOS管，则所述尺寸信息设置为对应MOS管的宽度值，对应地，所述预定义的ESD器件属性名为宽度；其中，所述每一种类型的器件中所有的MOS管的漏源极跨接于所述待测端口与所述电源端口\所述地端口之间，而MOS管的栅极采取特定的ESD接法跨接于所述待测端口与所述电源端口\所述地端口之间；所述预设参考值设置为0，以便于直接通过比较同一类型的ESD器件尺寸信息与预定义的ESD器件可靠尺寸信息，来判定ESD器件尺寸的可靠性。
与端口IO1存在直接连接关系的ESD器件包括PMOS管M7和NMOS管M0。PMOS管M7的漏极连接端口IO1，PMOS管M7的源极连接电源端口VDD，PMOS管M7的栅极通过电阻R5连接到电源端口VDD，从而形成端口IO1对电源端口VDD的ESD防护电路，而PMOS管M7作为ESD保护器件，即端口IO1处定义的一种类型的ESD器件。在本实施例中，PMOS管M7的单个MOS管器件宽度值为w=25.0u,是由20个PMOS管器件并联连接合并成的一种ESD器件模型，在所述ESD防护电路图中可表现为一个PMOS管M7，由totalM=20可知，作为一个整体ESD器件的PMOS管M7的器件总宽度数值为25.0u*20=500u。由于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以PMOS管M7的器件总宽度数值500u明显大于预定义的ESD器件可靠尺寸数值360u，即PMOS管M7这一类型的ESD器件对应的可靠性差值大于0，PMOS管M7 这一种类型的ESD器件尺寸可靠。
NMOS管M0的漏极连接端口IO1，NMOS管M0的源极连接地端口GND，NMOS管M0的栅极通过电阻R1连接到地端口GND，从而形成端口IO1对地端口GND的ESD防护电路，而NMOS管M0作为ESD保护器件，即端口IO1处定义的另一种类型的ESD器件。在本实施例中，NMOS管M0的单个MOS管器件宽度值为w=25.0u,是由20个NMOS管器件并联连接合并成的一种ESD器件模型，在所述ESD防护电路图中可表现为一个NMOS管M0，由totalM=20可知，作为一个整体ESD器件的NMOS管M0的器件总宽度数值为25.0u*20=500u。由于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以NMOS管M0的器件总宽度数值500u明显大于预定义的ESD器件可靠尺寸数值360u，NMOS管M0 这一种类型的ESD器件尺寸可靠。通过所述检测控制方法可知，与端口IO1存在直接连接关系的每一种类型的ESD器件的尺寸都可靠，端口IO1所在ESD防护电路不存在ESD风险。
与端口IO2存在直接连接关系的ESD器件包括PMOS管M6和NMOS管M5。PMOS管M6的漏极连接端口IO2，PMOS管M6的源极连接电源端口VDD，PMOS管M6的栅极通过电阻R4连接到电源端口VDD，从而形成端口IO2对电源端口VDD的ESD防护电路，而PMOS管M6作为ESD保护器件，即端口IO2处定义的一种类型的ESD器件。在本实施例中，PMOS管M6的单个MOS管器件宽度值为w=25.0u,是由20个PMOS管器件并联连接合并成的一种ESD器件模型，这20个PMOS管器件在所述ESD防护电路图中合并表现为一个PMOS管M6，由totalM=20可知，作为一个整体ESD器件的PMOS管M6的器件总宽度数值为25.0u*20=500u。由于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以PMOS管M6的器件总宽度数值500u明显大于预定义的ESD器件可靠尺寸数值360u，PMOS管M6 这一种类型的ESD器件尺寸可靠。
NMOS管M5的漏极连接端口IO2，NMOS管M5的源极连接地端口GND，NMOS管M5的栅极通过电阻R3连接到地端口GND，从而形成端口IO2对地端口GND的ESD防护电路，而NMOS管M5作为ESD保护器件，即端口IO2处定义的另一种类型的ESD器件。在本实施例中，NMOS管M5的单个MOS管器件宽度值为w=25.0u,是由10个NMOS管器件并联连接合并成的一种ESD器件模型，这10个NMOS管器件在所述ESD防护电路图中合并表现为一个NMOS管M5，由totalM=10可知，作为一个整体ESD器件的NMOS管M5的器件总宽度数值为25.0u*10=250u。由于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以NMOS管M5的器件总宽度数值250u明显小于预定义的ESD器件可靠尺寸数值360u，NMOS管M5这一类型的ESD器件对应的可靠性差值小于0，确定NMOS管M5 这一种类型的ESD器件尺寸不可靠。通过所述检测控制方法可知，与端口IO2存在直接连接关系的ESD器件中存在尺寸不可靠的一种类型的ESD器件，所以端口IO2所在ESD防护电路存在ESD风险。由图3所示的检测报告可知，信号节点（待测端口）IO2与地端口GND之间直接连接的一组NMOS管的总宽度小于所述预定义的ESD器件可靠尺寸信息，由前述检测控制方法可知，端口IO2与地端口GND之间连接的NMOS管对应的所述可靠性差值为：作为一个整体ESD器件的NMOS管M5的器件总宽度250um减去预定义的ESD器件可靠尺寸信息360um，即可得到小于所述预设参考值的-110um的负值可靠性差值，所以图3所示的检测报告进一步指出这一组NMOS管的总宽度需增加110um才能满足ESD器件的尺寸可靠性要求。
如图2所示，与端口IO3存在直接连接关系的器件包括PMOS管M3、NMOS管M1、用于驱动输出的控制PMOS管M2和用于驱动输出的控制NMOS管M4，其中，PMOS管M2连接芯片的上拉驱动控制端PG，NMOS管M4连接芯片的下拉驱动控制端NG，在芯片正常工作的情况下是依赖PMOS管M2和NMOS管M4控制驱动输出的，作为所述ESD防护电路的功能性器件；而PMOS管M3和NMOS管M1作为抗ESD器件在芯片正常工作情况下是不起作用的，只有在发生静电的时候才会起作用，PMOS管M3与PMOS管M2并联连接，NMOS管M1与NMOS管M4并联连接，从而防止所述ESD防护电路的功能性器件受到ESD的破坏。
具体地，PMOS管M3的漏极连接端口IO3，PMOS管M3的源极连接电源端口VDD，PMOS管M3的栅极通过电阻R2连接到电源端口VDD，从而形成端口IO3对电源端口VDD的ESD防护电路，而PMOS管M3作为ESD保护器件，即端口IO3处定义的一种类型的ESD器件。在本实施例中，PMOS管M3的单个MOS管器件宽度值为w=18.0u,是由5个PMOS管器件并联连接合并成的一种ESD器件模型，这5个PMOS管器件在所述ESD防护电路图中合并表现为一个PMOS管M3，由PMOS管M3对应的totalM=5可知，作为一个整体ESD器件的PMOS管M3的器件总宽度数值为18.0u*5=90u，又由于PMOS管M2的源极连接电源端口VDD，PMOS管M2的漏极连接端口IO3，相当于端口IO3与电源端口VDD之间的寄生二极管，可以将ESD电流泄放到电源端口VDD，也形成端口IO3对电源端口VDD的ESD防护电路，所以PMOS管M2虽然作为功能性控制器件，但也能够归类到与PMOS管M3同一种类型的ESD器件中，并对其尺寸信息进行合并叠加处理，此时才开始与预定义的ESD器件可靠尺寸信息进行合并比较以判定同一类型的ESD器件尺寸的可靠性，这是与现有技术的区别特征之一。在本实施例中，PMOS管M2的单个MOS管器件宽度值为w=18.0u,是由10个PMOS管器件并联连接合并成的一种ESD器件模型，这10个PMOS管器件在所述ESD防护电路图中合并表现为一个PMOS管M2，由PMOS管M2对应的totalM=10可知，作为一个整体ESD器件的PMOS管M2的器件总宽度数值为18.0u*10=180u，然后可推出PMOS管M3和PMOS管M2的器件总宽度数值为90u+180u=270u，作为端口IO3与电源端口VDD之间合并的同一种类型的ESD器件总宽度，但小于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以端口IO3直接连接的PMOS管M2和PMOS管M3合并形成的同一类型的ESD器件的尺寸不可靠。
同时，NMOS管M1的漏极连接端口IO3，NMOS管M1的源极连接电源端口VDD，NMOS管M1的栅极通过电阻R0连接到地端口GND，从而形成端口IO3对地端口GND的ESD防护电路，而NMOS管M1作为ESD保护器件，即端口IO3处定义的另一种类型的ESD器件。在本实施例中，NMOS管M1的单个MOS管器件宽度值为w=25.0u,是由18个NMOS管器件并联连接合并成的一种ESD器件模型，这18个NMOS管器件在所述ESD防护电路图中合并表现为一个NMOS管M1，由NMOS管M1对应的totalM=18可知，作为一个整体ESD器件的NMOS管M1的器件总宽度数值为25.0u*18=450u，又由于NMOS管M4的源极连接地端口GND，NMOS管M4的漏极连接端口IO3，相当于端口IO3与地端口GND之间的寄生二极管，可以将ESD电流泄放到地端口GND，也形成端口IO3对地端口GND的ESD防护电路，所以NMOS管M4虽然作为功能性控制器件，但也能够归类到与NMOS管M1同一种类型的ESD器件中，并对其尺寸信息进行合并叠加处理，此时才开始与预定义的ESD器件可靠尺寸信息进行合并比较以判定同一类型的ESD器件尺寸的可靠性，这是与现有技术的区别特征之一。在本实施例中，NMOS管M4的单个MOS管器件宽度值为w=25.0u,是由2个NMOS管器件并联连接合并成的一种ESD器件模型，这2个NMOS管器件在所述ESD防护电路图中合并表现为一个NMOS管M4，由NMOS管M4对应的totalM=2可知，作为一个整体ESD器件的NMOS管M4的器件总宽度数值为25.0u*2=50u，从而得到：NMOS管M4和NMOS管M1的器件总宽度数值为50u+450u=500u，作为端口IO3与地端口GND之间合并的同一种类型的ESD器件总宽度，大于本实施例预定义的ESD器件可靠尺寸信息为360um的器件安全宽度，所以端口IO3直接连接的NMOS管M4和NMOS管M1合并形成的同一类型的ESD器件的尺寸可靠。
因此，与端口IO3直接连接的两种类型的ESD器件中，作为ESD器件的NMOS管器件的尺寸不可靠，则端口IO3所在的ESD防护电路不可靠，容易存在ESD风险。由图3所示的检测结果报告的说明图可知，信号节点（待测端口）IO3与电源端口VDD之间直接连接的一组PMOS管的总宽度数值270u小于所述预定义的ESD器件可靠尺寸数值360u，而且，指出这一组PMOS管的总宽度需增加90um才能满足ESD器件的尺寸可靠性要求，进而修补端口IO3所在的ESD电路存在的ESD风险。本实施例针对于同一个所述待测端口，能够将属于一种类型的ESD器件的功能性器件和抗ESD器件对应的尺寸信息叠加进行可靠性判断，突出存在连接关系的功能性器件所起到抗ESD作用，充分考虑到所述待测端口处的电路实际泄流能力，进而缩短检测时间。
本发明实施例还提供一种基于ESD防护电路的可靠性调试方法，包括：步骤1、通过执行所述检测控制方法来获取所述待测端口直接连接的每一类ESD器件对应的所述可靠性差值，及其各类ESD器件对应的可靠性判断结果，然后进入步骤2；步骤2、根据步骤1获得的各类ESD器件对应的可靠性判断结果，在所述电路图中定位出尺寸不可靠的ESD器件相连接的所述待测端口，然后进入步骤3；步骤3、根据步骤1获得的所述可靠性差值以及步骤2相应定位出的所述待测端口，改变定位出的所述待测端口与所述电源端口和/或所述地端口之间的同一类ESD器件的尺寸信息的叠加结果，具体可以根据图3的perc验证工具执行输出的检测结果报告调节抗ESD器件的数目，或者修改抗ESD器件的尺寸信息，使得同一类ESD器件的尺寸信息的叠加结果数值大于或等于所述预定义的ESD器件可靠尺寸信息与所述可靠性差值之和，然后返回步骤1，直到所述待测端口相连接的每一类ESD器件的尺寸都被所述检测控制方法确定为可靠时才结束调试。该技术方案根据所述检测控制方法的执行结果，正确地指出了存在ESD风险的IO端口信息，快速、直观；同时结合所述检测控制方法获取到的所述可靠性差值给出了指引电路设计工程师进行修调的参考数值，从而通过调节合并的同类ESD器件的整体上的尺寸参数来改变其所能承受的泄放电流量，以实现抵抗ESD的技术效果，且不会发生误判以引发误操作。
具体地，调节抗ESD器件的数目的方法包括：在定位出的所述待测端口与所述电源端口和/或所述地端口之间添加预设数量的同一类型的抗ESD器件，使得定位出的所述待测端口与所述电源端口和/或所述地端口之间连接的同一类ESD器件的尺寸信息的叠加结果大于或等于所述预定义的ESD器件可靠尺寸信息与所述可靠性差值之和；预设数量的数值设置为：所述差值与所述步骤2定位的尺寸不可靠的抗ESD器件的尺寸信息的比值。该技术方案通过改变抗ESD器件数量来调节所述ESD防护电路的可靠性，可以在原有并联连接的功能性器件泄流作用的支持下进行添加，利用具备泄流能力的原有功能器件分担抗ESD器件的负担，有利于节省芯片面积，避免出现ESD器件尺寸过剩的情况，既考虑实际电路的需求又降低电路出现ESD风险的几率。
具体地，修改抗ESD器件的尺寸信息的方法包括：以所述步骤1获得的所述可靠性差值作为所述尺寸不可靠的ESD器件的尺寸信息调整值，修改所述尺寸不可靠的ESD器件的尺寸信息，使得定位出的所述待测端口与所述电源端口和/或所述地端口之间连接的所述尺寸不可靠的ESD器件的尺寸信息的叠加结果大于或等于所述预定义的ESD器件可靠尺寸信息与所述可靠性差值之和。
以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (5)
1.一种基于ESD防护电路可靠性的检测控制方法，包括：接受电路图对应的完整电路的网表信息、预定义的ESD器件可靠尺寸信息及预定义的ESD器件属性名；然后初始化基于电路图的电源端口、地端口、以及待测端口；其中，待测端口以信号节点的方式存在于电路图中，是电路图中除了电源端口和地端口以外的可识别的信号节点，完整电路包括ESD防护电路；其特征在于，所述检测控制方法还包括：
根据待测端口的初始化信息和完整电路的网表信息，从电路图所存在的信号节点中筛选出一个与ESD器件存在直接连接关系的待测端口；
根据预定义的ESD器件属性名，获取与待测端口直接连接的ESD器件的尺寸信息；
按照ESD器件的类型控制前述获取的尺寸信息与预定义的ESD器件可靠尺寸信息进行合并比较，并根据前述合并比较的结果确定待测端口所在的ESD防护电路的可靠性；
继续从电路图中筛选出下一个与ESD器件存在直接连接关系的待测端口，再重复上述步骤，直到遍历完电路图中所有与ESD器件存在直接连接关系的信号节点。
2.根据权利要求1所述检测控制方法，其特征在于，所述与待测端口直接连接的ESD器件分为两种ESD器件类型：一种类型的ESD器件连接于所述待测端口与所述地端口之间，另一种类型的ESD器件连接于所述待测端口与所述电源端口之间；其中，每一种类型的ESD器件包括多个ESD器件。
3.根据权利要求2所述检测控制方法，其特征在于，所述按照ESD器件的类型控制前述获取的尺寸信息与预定义的ESD器件可靠尺寸信息进行合并比较，并根据前述合并比较的结果确定待测端口所在的ESD防护电路的可靠性的具体方法包括：
根据所述与待测端口直接连接的ESD器件所划分的ESD器件类型，控制获取的每一种类型的ESD器件对应的所有ESD器件的尺寸信息叠加，再将每一种类型的ESD器件对应的尺寸信息叠加结果分别与所述预定义的ESD器件可靠尺寸信息相减以获得各种类型的ESD器件对应的可靠性差值；
判断前述各种类型的ESD器件对应的可靠性差值中是否存在小于预设参考值的，是则确定所述待测端口所在的ESD防护电路不可靠，否则确定所述待测端口所在的ESD防护电路可靠。
4.根据权利要求1至3任一项所述检测控制方法，其特征在于，所述每一种类型的ESD器件中所有的ESD器件设置为MOS管，则所述尺寸信息设置为对应MOS管的宽度值，对应地，所述预定义的ESD器件属性名为宽度；
其中，所述每一种类型的器件中所有的MOS管的漏源极跨接于所述待测端口与所述电源端口\所述地端口之间。
5.根据权利要求1至3任一项所述检测控制方法，其特征在于，所述检测控制方法在主流的perc验证工具中执行，并且在perc验证工具表现为：由相应ESD验证功能的主体函数合并构成一个完整的ESD规则文件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910507916.9A CN110265393B (zh) | 2019-06-12 | 2019-06-12 | 一种基于esd防护电路可靠性的检测控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910507916.9A CN110265393B (zh) | 2019-06-12 | 2019-06-12 | 一种基于esd防护电路可靠性的检测控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110265393A true CN110265393A (zh) | 2019-09-20 |
| CN110265393B CN110265393B (zh) | 2021-03-23 |
Family
ID=67917935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910507916.9A Active CN110265393B (zh) | 2019-06-12 | 2019-06-12 | 一种基于esd防护电路可靠性的检测控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110265393B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114859201A (zh) * | 2022-05-06 | 2022-08-05 | 上海晶岳电子有限公司 | 一种可配置eos测试方法和系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020008544A1 (en) * | 2000-03-23 | 2002-01-24 | Kyu-Nam Lim | Fuse circuit and program status detecting method thereof |
| CN104867910A (zh) * | 2014-02-24 | 2015-08-26 | 新唐科技股份有限公司 | 静电放电保护电路及半导体元件 |
| US20180226792A1 (en) * | 2017-02-09 | 2018-08-09 | Texas Instruments Incorporated | Integrated ESD Event Sense Detector |
-
2019
- 2019-06-12 CN CN201910507916.9A patent/CN110265393B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020008544A1 (en) * | 2000-03-23 | 2002-01-24 | Kyu-Nam Lim | Fuse circuit and program status detecting method thereof |
| CN104867910A (zh) * | 2014-02-24 | 2015-08-26 | 新唐科技股份有限公司 | 静电放电保护电路及半导体元件 |
| US20180226792A1 (en) * | 2017-02-09 | 2018-08-09 | Texas Instruments Incorporated | Integrated ESD Event Sense Detector |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114859201A (zh) * | 2022-05-06 | 2022-08-05 | 上海晶岳电子有限公司 | 一种可配置eos测试方法和系统 |
| CN114859201B (zh) * | 2022-05-06 | 2023-09-12 | 上海晶岳电子有限公司 | 一种可配置eos测试方法和系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110265393B (zh) | 2021-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Sunter et al. | Test metrics for analog parametric faults | |
| Nagi et al. | Hierarchical fault modeling for analog and mixed-signal circuits | |
| Abdallah et al. | Sensors for built-in alternate RF test | |
| CN110187260B (zh) | 一种基于esd电路完整性的自动检测方法 | |
| Duvvury et al. | System level ESD co-design | |
| US7024646B2 (en) | Electrostatic discharge simulation | |
| CN109255167B (zh) | 一种ic版图焊垫之间esd电阻的调整方法 | |
| Abdallah et al. | RF front-end test using built-in sensors | |
| Attarha et al. | Testing interconnects for noise and skew in gigahertz SoCs | |
| CN110265393A (zh) | 一种基于esd防护电路可靠性的检测控制方法 | |
| US8649135B2 (en) | On-chip noise filter circuit | |
| Oliveira et al. | Fault masking ratio analysis of majority voters topologies | |
| US8589839B2 (en) | ESD protection validator, an ESD validation system and a method of validating ESD protection for an IC | |
| Sabade et al. | I/sub DDQ/test: will it survive the DSM challenge? | |
| Nagi et al. | Hierarchical fault modeling for linear analog circuits | |
| CN102739164A (zh) | 噪声过滤电路以及集成电路 | |
| Huang et al. | Bayesian fault diagnosis of RF circuits using nonparametric density estimation | |
| US9000529B1 (en) | Reduction of single event upsets within a semiconductor integrated circuit | |
| Wang et al. | ESD susceptibility characterization of an EUT by using 3D ESD scanning system | |
| Bèges | Analysis and modeling methods for predicting functional robustness of integrated circuits during fast transient events | |
| Li et al. | Signoff-level full-chip ESD/reliability design verification using logic-driven layout static approach | |
| Vassilev et al. | Modelling and extraction of RF performance parameters of CMOS electrostatic discharge protection devices | |
| Murata et al. | Noise analysis using on-chip waveform monitor in bandgap voltage references | |
| Vora | Investigation of system-level ESD-induced failures | |
| Wu et al. | Effect of Electrical Stresses on the Susceptibility of a Voltage regulator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 519000 2706, No. 3000, Huandao East Road, Hengqin new area, Zhuhai, Guangdong Patentee after: Zhuhai Yiwei Semiconductor Co.,Ltd. Country or region after: China Address before: Room 105-514, No.6 Baohua Road, Hengqin New District, Zhuhai City, Guangdong Province Patentee before: AMICRO SEMICONDUCTOR Co.,Ltd. Country or region before: China |