CN110223216A - 一种基于并行plb的数据处理方法、装置及计算机存储介质 - Google Patents

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Abstract

本发明实施例公开了一种基于并行PLB的数据处理方法、装置及计算机存储介质；该方法可以应用于具有多路并行PLB的GPU架构，所述方法包括：命令处理器检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息；每路所述PLB根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；所述计算阵列从所述显存中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。

Description

一种基于并行PLB的数据处理方法、装置及计算机存储介质
技术领域
本发明实施例涉及图形处理器(GPU，Graphics Processing Unit)技术领域，尤其涉及一种并行多边形链表构造器(PLB，Polygon List Builder)的数据处理方法、装置及计算机存储介质。
背景技术
随着计算阵列负载的不断增长，在采用基于分块渲染(TBR，Tile BasedRendering)架构的统一式渲染架构中，均衡多边形链表构造的吞吐率与计算阵列Computing Array的渲染速度至关重要。当计算阵列Computing Array中的计算核心，即宏处理核心(MC，Macro Core)数量处于一定数量范围时，目前单一的PLB对多边形的构造速度基本能够与计算阵列的性能相匹配。但是，随着技术的不断发展和演进，当MC的数量达到一定规模时，单一的PLB就无法满足计算阵列中不断增长的计算资源需求。
发明内容
有鉴于此，本发明实施例期望提供一种基于并行PLB的数据处理方法、装置及计算机存储介质；提高PLB的处理性能，从而满足不断增长的计算资源需求。
本发明实施例的技术方案是这样实现的：
第一方面，本发明实施例提供了一种基于并行PLB的数据处理方法，所述方法应用于具有多路并行PLB的GPU架构，所述方法包括：
命令处理器检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息；
每路所述PLB根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；
所述计算阵列从所述显存中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。
第二方面，本发明实施例提供了一种基于并行PLB的GPU架构，包括：命令处理器CP，计算阵列和显存；其特征在于，所述架构中还包括多路并行PLB；其中，
所述CP，配置为检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息；
每路所述PLB，配置为根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
以及，将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；
所述计算阵列，配置为从所述显存中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。
第三方面，本发明实施例提供了一种计算机存储介质，其特征在于，所述计算机存储介质存储有基于并行PLB的数据处理的程序，所述基于并行PLB的数据处理的程序被至少一个处理器执行时实现第一方面所述的基于并行PLB的数据处理方法的步骤。
本发明实施例提供了一种基于并行PLB的数据处理方法、装置及计算机存储介质；在顶点着色完毕后，将顶点数据分发至并行PLB进行处理，而并非通过单一的PLB进行PL的构建，从而提升了PL的构建性能，以致当计算阵列的计算性能不断提升的情况下，PL的构建性能仍然与计算性能相进行匹配。
附图说明
图1为本发明实施例提供的示例性图元；
图2为本发明实施例提供的单一PLB下GPU的处理流程示意图；
图3为本发明实施例提供的基于并行PLB的数据处理方法流程示意图；
图4为本发明实施例提供的一种PLB与PL的对应示意图；
图5为本发明实施例提供的一种Tile标志位的数据形式示意图；
图6为本发明实施例提供的一种RAM数据存储形式示意图；
图7为本发明实施例提供的基于多路并行PLB的GPU架构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
目前，在TBR的GPU架构中，整个屏幕被划分为大小统一的分块tile，本发明实施例默认进行Tile划分的尺寸为16×16，而PLB负责计算当前多边形所覆盖的Tile，并以链表的方式对覆盖到Tile的多边形进行组织管理。参见图1，其中，图1A示出了两个不同的三角形图元，分别覆盖不同的tile，其中一个三角形图元如实线所示，另一个三角形图元如虚线所示，两个三角形图元所覆盖的Tile有重合。图1B为与1A所示出的三角形图元形成的包围盒所覆盖的Tile，详细来说，实线三角形图元产生的包围盒所覆盖的Tile内标记为0，虚线三角形图元产生的包围盒所覆盖的Tile内标记为1。每当PLB处理完一个图元，都会将这个图元的顶点信息写入到它所覆盖的每一个Tile中。对于目前常规的仅包括一个PLB的GPU架构来说，具体的处理流程参见图2所示，
步骤1：命令处理器(CP，Command Processor)在接收到主机或CPU传输的着色命令信息后，调度并启动计算阵列开始着色，命令处理器会将着色命令信息传送给计算阵列Computing Array；
步骤2：计算阵列接收到命令处理器发送的调度命令后，根据调度命令中所包括的顶点信息，比如顶点数据存储地址、顶点数据格式等，从显存(GDDR，Graphics Double DataRate)中读取顶点数据，并从GDDR读取到顶点数据后，计算阵列开始进行顶点着色；
步骤3：在完成顶点着色后，计算阵列将渲染完的顶点数据回写到显存中供PLB使用；
步骤4：计算阵列向CP返回第一状态信号，从而使得CP根据该状态信号对图形渲染管线进行控制；
步骤5：CP检测到计算阵列完成顶点着色后，启动PLB工作；
步骤6：PLB从GDDR中读取渲染后的顶点开始进行多边形链表(PL，Polygon List)的构造；
步骤7：PLB完成PL构造后，将构造结果回写到GDDR中；
步骤8：PLB向CP返回第二状态信号，从而使得CP根据第二状态信号控制流水线执行；
步骤9：计算阵列从GDDR中读取多边形链表数据，进行光栅化处理(ROP，ROP，Raster OPeratiuon)和片元着色操作；
步骤10：计算阵列完成ROP以及片元着色操作后，将最终获得的像素写回GDDR。
对于图2所示的处理流程，需要说明的是，在只包含一个PLB的GPU架构中，步骤6中所描述的PLB进行多边形链表构造的实现过程依次需要经过顶点抓取、图元装配、包围盒、Tile切割以及产生PL这些操作，最后通过步骤7并将构造得到的多边形链表写回到显存GDDR中。
具体地，对于顶点抓取操作来说，由于绘制模式可以分为数组绘制Draw Array模式和索引绘制Draw Elements模式，两种模式下对顶点的抓取方式以及抓取位置有所不同，根据从主机接收到的顶点绘制模式、索引地址以及顶点数目等信息后进行顶点抓取；
对于图元装配来说，根据输入的图元类型，将顶点抓取传递来的顶点数据装配成相应图元，并最终以点、线和三角形的图元形式传递给包围盒；
对于包围盒来说，将接收到的图元经历视见体剔除、背面剔除、小三角形的包围盒处理以及裁剪处理，并将最终获得的包围盒坐标进行下一步的Tile切割处理；
对于Tile切割来说，将Tile根据当前包围盒传递来的数据按照最合适的Tile大小进行划分，并将该大小下的Tile坐标、Tile的编号等进行产生PL的处理；
对于产生PL来说，根据Tile切割传递来的Tile的坐标(x,y)，可以容易的找到图元数据应该存放的Tile-list序号，此外，根据主机配置的起始地址，就可以通过步骤7，将图元覆盖的Tile信息写回到显存中。
而随着现代GPU架构的不断发展，GPU内计算阵列中的渲染核心数不断增加。对于TBR架构而言，以大规模的顶点构建场景为例，在此类场景中，当前常规方案中的单一PLB对PL的构建性能是无法匹配计算核心的计算性能。基于此，为了使PL的构造性能能够匹配计算阵列不断发展的计算性能，本发明实施例期望通过多个PLB并行地对PL进行构建来匹配计算阵列不断发展的计算性能。参见图3，其示出了本发明实施例提供的一种基于并行PLB的数据处理方法，该方法可以应用于具有多路并行PLB的GPU架构中，该方法可以包括：
S301：命令处理器CP检测到顶点着色处理完成后，按照顶点着色的顺序分批向多路并行多边形链表构造器PLB中的每一路PLB分发顶点数据信息；
S302：每路所述PLB根据接收到的顶点数据信息从显存GDDR中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
S303：每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；
S304：计算阵列Computing Array从显存GDDR中按所述写入顺序读取每路PL，并根据读取的PL进行光栅化及片元着色处理。
通过图3所示的技术方案，可以看出，在顶点着色完毕后，将顶点数据分发至并行PLB进行处理，而并非通过单一的PLB进行PL的构建，从而提升了PL的构建性能，以致当计算阵列的计算性能不断提升的情况下，PL的构建性能仍然与计算性能相进行匹配。
需要说明的是，随着目前计算阵列中计算核心数目以及计算性能的不断增长，单个计算核心的计算性能已经能够与单个的PLB的PL处理性能相匹配，对于图3所示的技术方案，在一种可能的实现方式中，所述多路并行PLB中的PLB数量与所述计算阵列中的计算核心数量相匹配。举例来说，设定单个计算核心的计算性能与单个的PLB的PL处理性能相匹配，那么当计算阵列中包括N个计算核心，则对应需要N个PLB才能够匹配相应的性能需求。因此，每路PLB均能够分别独立地管理自身对应的多边形链表PL。为了管理方便，每路PLB对应的多边形链表PL在显存GDDR中的起始地址均是由系统预先分配；另外，由于PL图元中存储的图元信息需要按照进入渲染管线的顺序再读取出来做片元着色，为了减少显存的访问，在调度分配Tile的过程中，需要将每个PL中同一个Tile按照进入渲染管线的顺序提取其中的多边形做后续处理。
对于图3所示的技术方案，在一种可能的实现方式中，所述命令处理器检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息，包括：
所述命令处理器将当前顶点着色完毕的顶点数据按照绘制Draw命令中的顶点顺序分批地按照所述多路并行PLB中PLB的顺序向每路所述PLB分发顶点数据信息；其中，当所述绘制Draw命令为Draw Arrays模式，则所述顶点数据信息包括图元类型、起始地址和数据个数；当所述绘制命令为Draw Elements模式，则所述顶点数据信息包括图元类型、起始地址、数据个数、索引数据格式和数据索引。
举例来说，一条绘制Draw命令对涉及的顶点数据是具有顺序性的，若当前按照该条绘制Draw命令完成顶点着色后进入PLB的顶点数据可以确保第一批顶点数据一定分发到第一路PLB，接下来的每一批顶点数据都可以按照PLB的次序分发，且在全部PLB都处理完该路顶点之前不再处理下一条Draw命令而向任何一路分发顶点。那么显而易见的，每个PLB对应的PL的顺序也就能够固定下来，例如，按照优先级递减地从第一路至最后一路进行固定。
可以理解地，当按照上述实现方式完成向各路PLB分配顶点数据信息的操作之后，S302中所述的每路所述PLB根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL这一步骤的具体实现可以参照前述图2所示的技术方案步骤6中所述的PLB进行多边形链表构造的实现过程来实现，详细来说，每路PLB根据自身对应分配的顶点数据信息，依次经过顶点抓取、图元装配、包围盒、Tile切割以及产生PL这些操作，从而生成每路PLB对应的PL；最后通过S303并将构造得到的多边形链表写回到显存GDDR中。
对于每路PLB来说，由于每路PLB无法提前获知自身需要针对哪些Tile构造PL，那么每路PLB初始均针对屏幕划分获得的所有Tile构造对应的PL。参见图4所示，设定屏幕划分为8个Tile，对于箭头所示的N路PLB各自所对应的PL来说：各路PLB对应的PL，其起始Tile可能不同，比如PLB 0的起始Tile为Tile x，PLB 1的起始Tile为非Tile x；各路PLB对应的PL，其PL中所包括的Tile也有可能不同，比如PLB 2中不包括Tile x，PLB N中不包括Tilen。但是每路PLB在构造PL过程中，均针对屏幕划分所得到的所有8个Tile进行PL构造。
由于多路并行PLB中每路PLB均需要将自身构造得到的PL写入显存GDDR，为了能够清楚地对各路PLB所写入的PL进行管理，对于图3所示的技术方案，在一种可能的实现方式中，S303中所述每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中，包括：
按照各路所述PLB的顺序对应地设置随机存储单元；
将每路所述PLB将对应的PL内的所有Tile的起始地址按照Tile标识顺序存至每个所述PLB对应的随机存储单元；
每路所述PLB将对应的PL内的所有Tile均设置标志位；所述标志位包括Tile标识以及用于指示所述Tile标识所表示的Tile是否存放有效图元信息的指示位；
每路所述PLB将设置完成的所有Tile的标志位按照Tile标识对应的与随机存储单元内的Tile起始地址一同存放。
举例来说，随机存储单元在具体实现过程中可以是随机存取存储器(RAM，RandomAccess Memory)，其可以设置于显存GDDR中作为显存GDDR的一个组成部分，也可以在片上设置合适大小的存储空间。使得计算阵列在读取PL时，能够方便快捷地进行读取。需要说明的是，上述实现方式中的写入过程同样便于后续计算阵列进行读取，具体来说，可以对每路PLB所对应的PL中所有Tile设置标志位，不仅对Tile进行标记，而且对Tile内是否存放有效信息进行标识。设定以第一路PLB构造的PL为例，一共8个Tile，Tile标识由0开始，其中的Tile1、Tile3和Tile7中存放有效的图元信息，其他为空。那么这8个Tile设置标志位的格式如图5所示，参见图5所示的标志位，包含有两个信息，其中前三位由高位到低位为Tile标识的二进制编码，最后一位用于指示该Tile标识所指示的Tile是否存放有效的图元信息，如果存放，则为1，如果没有则为0；可以理解地，标志位中除最低位以外的其他位用于存放Tile标识，标志位中的最低位用于存放该Tile标识所指示的Tile是否存放有效图元信息的指示。因此，若屏幕划分为更多的Tile，那么可以通过扩展标志位中除最低位以外的其他位的位数来支持更多的Tile，本发明实施例对此不做赘述；对于图5所示的第一路PLB构造的PL中8个Tile的标志位，可以对应设置一RAM进行存放，因此，每路PLB均可以对应设置一RAM来存放自身构造的PL中的Tile的标志位。仍然以图5所示的第一路PLB构造的PL中8个Tile的标志位为例，可以将所有8个Tile的起始地址按行存放至该路PLB对应的Ram中，并且每一行的起始地址信息可以拼接上图5所示的该Tile的标志位以此类推，每路PL都对应一个Ram来存放每个Tile的起始地址和标志位。具体RAM的数据存储形式如图6所示。
可以理解地，通过上述实现方式完成写入之后，计算阵列在进行读取时，首先对Ram中的标志位进行匹配，若对应的Tile中恰好有数据，那么读取Ram中该行与标志位拼接的起始地址，并将该起始地址对应的存储空间中的数据读取出来。再针对下一路PL中的对应Tile进行上述操作。从而实现了多路并行PLB结构下，针对各路PLB所构造的PL的管理组织问题。计算阵列能够清楚地读取各路PLB所构造的PL并进行后续的光栅化及片元着色处理。
基于前述技术方案相同的发明构思，参见图7，其示出了本发明实施例提供的一种基于并行PLB的GPU架构70，该架构70可以包括：命令处理器CP 701，计算阵列ComputingArray 702和显存GDDR 703；此外，所述架构70中还包括多路并行PLB 704；其中，
所述CP 701，配置为检测到计算阵列702完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB 704中的每一路PLB 704分发顶点数据信息；
每路所述PLB 704，配置为根据接收到的顶点数据信息从显存703中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
以及，将构造得到的对应PL按照设定的写入顺序回写到显存703中；
所述计算阵列702，配置为从所述显存703中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。
在上述方案中，所述多路并行PLB 704中的PLB 704数量与所述计算阵列702中的计算核心数量相匹配；且每路PLB 704对应的PL在所述显存703中的起始地址由系统预先分配，且每路所述PLB 704基于屏幕划分获得的所有Tile构造对应的PL。
在上述方案中，所述CP 701，配置为：
将当前顶点着色完毕的顶点数据按照绘制Draw命令中的顶点顺序分批地按照所述多路并行PLB 704中PLB 704的顺序向每路所述PLB 704分发顶点数据信息；其中，当所述绘制Draw命令为Draw Arrays模式，则所述顶点数据信息包括图元类型、起始地址和数据个数；当所述绘制命令为Draw Elements模式，则所述顶点数据信息包括图元类型、起始地址、数据个数、索引数据格式和数据索引。
在上述方案中，所述显存703中按照各路所述PLB 704的顺序对应地设置随机存储单元；以及，将每路所述PLB 704将对应的PL内的所有Tile的起始地址按照Tile标识顺序存至每个所述PLB 704对应的随机存储单元；
每路所述PLB 704，配置为将对应的PL内的所有Tile均设置标志位；所述标志位包括Tile标识以及用于指示所述Tile标识所表示的Tile是否存放有效图元信息的指示位；以及，将设置完成的所有Tile的标志位按照Tile标识对应的与随机存储单元内的Tile起始地址一同存放。
对于上述图7所示的基于多路并行PLB的GPU架构70，其具体的处理过程如下：
步骤1：CP 701在接收到主机或CPU传输的着色命令信息后，调度并启动计算阵列开始着色，CP 701会将着色命令信息传送给计算阵列Computing Array；
步骤2：计算阵列702接收到CP 701发送的调度命令后，根据调度命令中所包括的顶点信息，比如顶点数据存储地址、顶点数据格式等，从显存703(GDDR，Graphics DoubleData Rate)中读取顶点数据，并从GDDR 703读取到顶点数据后，计算阵列702开始进行顶点着色；
步骤3：在完成顶点着色后，计算阵列702将渲染完的顶点数据回写到显存703中供PLB704使用；
步骤4：计算阵列702向CP 701返回第一状态信号，从而使得CP 701根据该状态信号对图形渲染管线进行控制；
需要说明的是，上述4个步骤与图2中所示的步骤相似，在此不再赘述。由于本发明实施例是基于多路并行PLB的GPU架构的技术方案，因此，对于PLB构造PL的过程会与图2中相应的所示步骤有区别，具体如下：
步骤5：CP 701检测到计算阵列702完成顶点着色后，启动多路PLB704工作，并控制顺序向多路PLB 704分发顶点数据的信息；其中，顶点数据信息可以包括顶点数据存储地址、顶点数据格式等；
步骤6：每路PLB 704从显存703中读取渲染后的顶点开始进行PL的构造；
步骤7：每路PLB 704完成PL链表构造后，将构造结果回写到分块显存中；
步骤8：PLB 704向CP 701返回状态信息，CP 701根据状态信息控制流水线执行；
步骤9：计算阵列702从显存703中根据Tile的序号按顺序读取每路PLB704构造的PL数据，进行光栅化和片元着色计算；
步骤10：计算阵列702完成片元着色以及ROP操作后，将最终的像素写回显存703。
需要说明的是，对于步骤7和步骤9来说，对应的写回和读取策略可以参照图3所示的技术方案中针对S303所描述的实现方式，在此不再赘述。
可以理解地，上述技术方案中基于多路并行PLB的GPU架构70中的各组成部分可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
所述集成的单元如果以软件功能模块的形式实现并非作为独立的产品进行销售或使用时，可以存储在一个计算机可读取存储介质中，基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或processor(处理器)执行本实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
因此，本实施例提供了一种计算机存储介质，所述计算机存储介质存储有基于并行PLB的数据处理的程序，所述基于并行PLB的数据处理的程序被至少一个处理器执行时实现图3所述的基于并行PLB的数据处理方法的步骤。
需要说明的是：本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种基于并行多边形链表构造器PLB的数据处理方法，其特征在于，所述方法应用于具有多路并行PLB的GPU架构，所述方法包括：
命令处理器检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息；
每路所述PLB根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；
所述计算阵列从所述显存中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。
2.根据权利要求1所述的方法，其特征在于，所述多路并行PLB中的PLB数量与所述计算阵列中的计算核心数量相匹配；且每路PLB对应的PL在所述显存中的起始地址由系统预先分配。
3.根据权利要求1所述的方法，其特征在于，所述命令处理器检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息，包括：
所述命令处理器将当前顶点着色完毕的顶点数据按照绘制Draw命令中的顶点顺序分批地按照所述多路并行PLB中PLB的顺序向每路所述PLB分发顶点数据信息；其中，当所述绘制Draw命令为Draw Arrays模式，则所述顶点数据信息包括图元类型、起始地址和数据个数；当所述绘制命令为Draw Elements模式，则所述顶点数据信息包括图元类型、起始地址、数据个数、索引数据格式和数据索引。
4.根据权利要求1所述的方法，其特征在于，每路所述PLB基于屏幕划分获得的所有Tile构造对应的PL。
5.根据权利要求1所述的方法，其特征在于，所述每路所述PLB将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中
按照各路所述PLB的顺序对应地设置随机存储单元；
将每路所述PLB将对应的PL内的所有Tile的起始地址按照Tile标识顺序存至每个所述PLB对应的随机存储单元；
每路所述PLB将对应的PL内的所有Tile均设置标志位；所述标志位包括Tile标识以及用于指示所述Tile标识所表示的Tile是否存放有效图元信息的指示位；
每路所述PLB将设置完成的所有Tile的标志位按照Tile标识对应的与随机存储单元内的Tile起始地址一同存放。
6.一种基于并行PLB的GPU架构，包括：命令处理器CP，计算阵列和显存；其特征在于，所述架构中还包括多路并行PLB；其中，
所述CP，配置为检测到计算阵列完成顶点着色处理后，按照设定的分发顺序分批向所述多路并行PLB中的每一路PLB分发顶点数据信息；
每路所述PLB，配置为根据接收到的顶点数据信息从显存中读取渲染后的顶点数据，并根据读取到的顶点数据构造对应的多边形链表PL；
以及，将构造得到的对应PL按照设定的写入顺序回写到显存GDDR中；
所述计算阵列，配置为从所述显存中按所述写入顺序读取每路PL，并根据所述读取到的PL进行光栅化及片元着色处理。
7.根据权利要求6所述的架构，其特征在于，所述多路并行PLB中的PLB数量与所述计算阵列中的计算核心数量相匹配；且每路PLB对应的PL在所述显存中的起始地址由系统预先分配，且每路所述PLB基于屏幕划分获得的所有Tile构造对应的PL。
8.根据权利要求6所述的架构，其特征在于，所述命令处理器，配置为：
将当前顶点着色完毕的顶点数据按照绘制Draw命令中的顶点顺序分批地按照所述多路并行PLB中PLB的顺序向每路所述PLB分发顶点数据信息；其中，当所述绘制Draw命令为Draw Arrays模式，则所述顶点数据信息包括图元类型、起始地址和数据个数；当所述绘制命令为Draw Elements模式，则所述顶点数据信息包括图元类型、起始地址、数据个数、索引数据格式和数据索引。
9.根据权利要求6所述的架构，其特征在于，
所述显存中按照各路所述PLB的顺序对应地设置随机存储单元；以及，将每路所述PLB将对应的PL内的所有Tile的起始地址按照Tile标识顺序存至每个所述PLB对应的随机存储单元；
每路所述PLB，配置为将对应的PL内的所有Tile均设置标志位；所述标志位包括Tile标识以及用于指示所述Tile标识所表示的Tile是否存放有效图元信息的指示位；以及，将设置完成的所有Tile的标志位按照Tile标识对应的与随机存储单元内的Tile起始地址一同存放。
10.一种计算机存储介质，其特征在于，所述计算机存储介质存储有基于并行PLB的数据处理的程序，所述基于并行PLB的数据处理的程序被至少一个处理器执行时实现权利要求1至5任一项所述的基于并行PLB的数据处理方法的步骤。
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