CN110221994A - 一种数据位宽转换的方法及装置、计算机可读存储介质 - Google Patents

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Abstract

本文公布了一种数据位宽转换的方法及装置、计算机可读存储介质，包括：根据并行数据转换信息，生成用于数据位宽转换的控制信息；基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。本发明实施例至少能够解决各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题。

Description

一种数据位宽转换的方法及装置、计算机可读存储介质
技术领域
本发明涉及数字通信技术领域，尤其涉及一种数据位宽转换的方法及装置、计算机可读存储介质。
背景技术
在数字通信领域中，常应用于芯片级联，背板互连等，并且广泛适用于通用公共无线电接口(CPRI，Common Public Radio Interface)、以太网、高速串行计算机扩展总线标准(PCIE，Peripheral Component Interconnect Express)、JESD204等协议场景中在高速串行接口技术中，作为关键技术之一的串并/并串转换器(Serdes)将不同协议场景的物理编码子层(PCS)与不同物理媒介相关层相连接，实现数据在电缆、光纤等不同媒介上的高速传输。
不同的协议应用场景中PCS编码方式不尽相同，在相同协议场景下具体的PCS编码方式也有多种形式。比如，JESD204B协议采用8B/10B编码，JESD204C则包含64B/66B和64B/80B，如PCIE协议中采用128B/130B编码。在IEEE 802.3协议标准中，不同的传输速率下PCS内部包含的编码方法也不同，例如100BASE-X采用4B/5B编码，1GBASE-R采用8bB/10B编码，而10GBASE-R采用64B/66B编码，在50G速率以上时PCS还需要具有分发功能，并且要支持前向纠错方式(FEC，Forward Error Correction)或者RS(reed solomon,里德所罗门)-FEC时，根据其具体的FEC/RS-FEC的实现方法的并行度不同，导致PCS与Serdes交互的并行数据的位宽与实现方法的并行度相关。往往Serdes支持的并行数据位宽与PCS编码输出后的并行位宽并不完全匹配，因此，在不改变数据传输速率的前提下需要一个灵活高效的跨时钟高速数据位宽转换的解决方案，这成了PCS与Serdes的并行数据对接的关键问题。而针对该问题，目前尚未提出有效的解决方案。
发明内容
本发明实施例提供了一种数据位宽转换的方法及装置、计算机可读存储介质，至少能够解决各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题。
本申请提供了如下技术方案。
一种数据位宽转换的方法，包括：
根据并行数据转换信息，生成用于数据位宽转换的控制信息；
基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
其中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息之前，还包括：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
其中，根据所述并行数据转换信息确定转换前后的数据传输速率是否一致，包括：判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同。
其中，根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
其中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
其中，所述控制信息包括：路由信息，所述路由信息用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
所述基于所述控制信息进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理，包括：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述控制信息包含的路由信息指示为第一模式时，输入的数据首先在第一时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换，然后对所述第二并行数据位宽的数据执行从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理。
其中，所述控制信息包含的路由信息指示为第二模式时，第一并行数据位宽的数据首先完成从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理，然后在第二时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换。
其中，所述控制信息包括：缓冲配置信息，该缓冲配置信息包括：缓冲单元的容量信息、读写配置信息；
根据所述缓冲单元的容量信息生成相应存储容量的缓冲单元，并根据所述缓冲单元的读写配置信息完成所述并行数据位宽转换。
其中，所述控制信息包括：存储配置信息，该存储配置信息包括：存储单元的容量信息、读写配置信息；
根据所述存储单元的容量信息生成相应存储容量的存储单元，并根据所述存储单元的读写配置信息完成相同数据位宽的所述跨时钟域操作。
其中，所述控制信息包括：防抖动配置信息，该防抖动配置信息包括：防抖动监测的周期信息和读写恢复地址；
所述跨时钟防抖动处理包括：根据所述防抖动监测的周期信息对所述存储单元的读写地址进行监测；如果读写地址的相对偏移量在抖动范围容限信息内，则维持所述读写地址；如果读写地址的相对偏移量不在抖动范围容限信息内，则根据所述读写恢复地址进行读写地址的恢复。
一种数据位宽转换装置，包括：控制器和数据位宽转换电路；
所述控制器，包括：存储部和处理部，所述存储部配置存储计算机程序，所述处理部配置为读取所述计算机程序以执行如下操作：根据并行数据转换信息，生成用于数据位宽转换的控制信息；
所述数据位宽转换电路，配置为基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
其中，所述处理部是配置为读取所述计算机程序以执行如下操作：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
其中，所述处理部是配置为读取所述计算机程序以执行如下操作：
根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；
LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
其中，所述处理部是配置为读取所述计算机程序以执行如下操作：
在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；
在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；
所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
其中，所述存储部，还配置为存储所述控制信息；
所述数据位宽转换电路，是配置为从所述存储部中读取所述控制信息，并基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述控制信息包括：路由信息，所述路由信息用于指示数据位宽转换的第一模式和第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；所述数据位宽转换电路是配置为：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述数据位宽转换电路包括：数据位宽转换缓冲模块、跨时钟域存储模块、以及跨时钟防抖动模块；所述数据位宽转换缓冲模块用于完成并行数据位宽转换；所述跨时钟域存储模块用于完成跨时钟域操作；所述跨时钟防抖动模块用于完成跨时钟防抖动处理；其中，所述数据位宽转换缓冲模块与所述跨时钟域存储模块之间互通，所述跨时钟域存储模块与所述跨时钟防抖动模块互通。
一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时执行如下操作：
根据并行数据转换信息，生成用于数据位宽转换的控制信息，以便数据位宽转换电路基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
其中，所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
其中，所述计算机程序被处理器执行时执行如下操作：
根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
其中，所述计算机程序被处理器执行时执行如下操作：
判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同，相同时根据并行数据转换信息生成用于数据位宽转换的控制信息。
其中，所述计算机程序被处理器执行时执行如下操作：
根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；
LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
其中，所述计算机程序被处理器执行时执行如下操作：
在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；
在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；
所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
其中，所述控制信息包括如下之一或多项：
路由信息，用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
用于所述并行数据位宽转换的缓冲配置信息，包括：缓冲单元的容量信息、读写配置信息；
用于所述跨时钟域操作的存储配置信息，包括：存储单元的容量信息、读写配置信息；
用于所述跨时钟防抖动处理的防抖动配置信息，包括：防抖动监测的周期信息和读写恢复地址。
本发明实施例，可实现各接口协议的PCS/FEC与Serdes的并行数据位宽匹配，能够在不改变数据传输速率的前提下灵活高效的实现跨时钟高速数据位宽转换，减少了PCS和Serdes在实际设计上的约束性。
本发明实施例，可广泛适用于通信技术中如CPRI、以太网，PCIE和JESD204等各种协议场景及不同传输速率需求，可支持高速串口各协议PCS与Serdes间任意并行数据位宽的转换功能，具有极强的通用性和兼容性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为实施例一数据位宽转换方法的流程示意图；
图2为数据位宽转换方法一种具体实现方式的流程示意图；
图3为第一模式下数据流在数据转换电路中的走向示意图；
图4为第二模式下数据流在数据转换电路中的走向示意图；
图5为实施例二数据位宽转换装置的结构示意图；
图6为数据位宽转换装置示例性实施方式的架构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
针对相关技术中各接口协议的PCS/FEC和Serdes之间并行数据位宽不匹配的问题，本申请提供了如下的技术方案。
下面对本申请技术方案的实现方式进行详细说明。
实施例一
如图1所示，一种数据位宽转换的方法，包括：
步骤101，根据并行数据转换信息，生成用于数据位宽转换的控制信息；
步骤102，基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
本实施例中，所述并行数据转换信息可以包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
本实施例中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息之前，还可以包括：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。这里，根据所述并行数据转换信息确定转换前后的数据传输速率是否一致，可以包括：判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同。如果相同则说明转换前后的数据传输速率一致，如果不相同则说明转换前后的数据传输速率不一致。
一种实现方式中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，可以包括：根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；其中，LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
一种实现方式中，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，可以包括：在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；其中，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
一种实现方式中，所述控制信息可以包括：路由信息，所述路由信息用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。所述基于所述控制信息进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理，可以包括：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
具体的，所述控制信息包含的路由信息指示为第一模式时，输入的数据首先在第一时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换，然后对所述第二并行数据位宽的数据执行从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理。
具体的，所述控制信息包含的路由信息指示为第二模式时，第一并行数据位宽的数据首先完成从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理，然后在第二时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换。
一种实现方式中，所述控制信息可以包括：缓冲配置信息，该缓冲配置信息包括：缓冲单元的容量信息、读写配置信息；根据所述缓冲单元的容量信息生成相应存储容量的缓冲单元，并根据所述缓冲单元的读写配置信息完成所述并行数据位宽转换。
一种实现方式中，所述控制信息可以包括：存储配置信息，该存储配置信息包括：存储单元的容量信息、读写配置信息；根据所述存储单元的容量信息生成相应存储容量的存储单元，并根据所述存储单元的读写配置信息完成相同数据位宽的所述跨时钟域操作。
一种实现方式中，所述控制信息可以包括：防抖动配置信息，该防抖动配置信息包括：防抖动监测的周期信息和读写恢复地址。所述跨时钟防抖动处理可以包括：根据所述防抖动监测的周期信息对所述存储单元的读写地址进行监测；如果读写地址的相对偏移量在抖动范围容限信息内，则维持所述读写地址；如果读写地址的相对偏移量不在抖动范围容限信息内，则根据所述读写恢复地址进行读写地址的恢复。
实际应用中，本实施例的上述方法可通过软硬件协同的方式实现，且支持任意数据位宽的转换。具体来讲，本实施例的上述方法中，先给软件设置并行数据转换信息并由软件仲裁(即决定是否要进行数据位宽转换)；通过软件计算生成用于数据转换的控制信息；硬件部分根据控制信息自动匹配数据位宽转换使用的模式；硬件部分按照这个模式完成相应的数据位宽转换，该数据位宽转换包括：并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。这样，由软件计算生成数据转换时的控制信息，极大的减少了硬件逻辑资源，并极大的丰富了硬件设计的灵活性；软件可控的跨时钟防抖动也具有普遍的适用性，满足不同的时钟频率的防抖动要求，使系统具有更好的稳定性。
本实施例的上述方法，可广泛适用于通信技术中如CPRI、以太网，PCIE和JESD204等各种协议场景及不同传输速率需求，可支持高速串口各协议PCS与Serdes间任意并行数据位宽的转换功能，具有极强的通用性和兼容性；本实施例的方法，可实现不同PCS与Serdes的并行数据位宽匹配，减少了PCS和Serdes在实际设计上的约束性。
下面对本申请的具体实现流程进行说明。
如图2所示，本实施例的上述数据位宽转换方法可以包括以下步骤：
步骤201至步骤203，给软件设置并行数据转换信息并由软件仲裁。
具体的，设置并行数据转换信息，软件仲裁并行数据转换信息是否正确，如果正确则进入步骤204，如果不正确则软件提示输入错误，并提示重新输入正确的并行数据转换信息。
这里，向软件输入的并行数据转换信息可以包括转换前的并行数据位宽wi及对应时钟频率fi和转换后的并行数据位宽wo及对应时钟频率fo，为保证PCS与Serdes之间的数据传输速率相一致，软件判断输入信息是否满足条件wi*fi＝wo*fo，如果不满足则说明信息不正确，需要重新输入并行转换信息；如果满足则说明信息正确。
步骤204～步骤205，计算生成用于数据转换的控制信息。
具体的，软件计算生成数据转换控制信息，将这些控制信息存储到控制信息存储模块。
这里，计算控制信息的过程可以包括：软件根据wi和wo生成路由信息，计算并行数据位宽转换所需的缓冲配置信息、跨时钟域操作所需的存储配置信息以及跨时钟防抖动处理所需的防抖动配置信息，并将这些相关控制信息写入控制信息存储模块。以便基于这些信息完成对数据位宽转换缓冲模块和跨时钟存储模块的读写控制并自动计算匹配生成对应深度的缓冲存储容量(即下文的缓冲单元)及跨时钟存储容量(即下文的存储单元)。
其中，可以根据式wi*Ni＝wo*No＝LCM计算出上述缓冲配置信息、存储配置信息以及防抖动配置信息。其中，LCM为wi和wo的最小公倍数，Ni表示时钟频率fi下写数据的周期数，No表示时钟频率fo下读数据的周期数。
其中，缓冲配置信息包括：缓冲单元的容量信息、读写配置信息，缓冲单元的读写配置信息可以包括：缓冲单元的读写控制信息及具体的读写位置信息。
其中，存储配置信息包括：存储单元的容量信息、读写配置信息，该存储单元的读写配置信息可以包括存储单元的读写控制信息及读写地址信息。
其中，该防抖动配置信息包括：防抖动监测的周期信息和读写恢复地址。
其中，路由信息用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。若wi<wo，则路由信息指示第一模式，若wi>wo，则路由信息指示第二模式。若wi＝wo，不需要进行数据位宽转换，也就不需要生成路由信息以及计算上述各类配置信息。
步骤206～步骤212，数据位宽转换电路读取控制信息并基于该控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
步骤206，从控制信息存储模块中读取控制信息，根据该控制信息中路由信息指示的模式执行数据位宽转换。
若路由信息指示为第一模式，则数据流按照如图3所示的路径进行处理，执行步骤207～步骤209，输入数据首先进入数据位宽转换缓冲模块进行并行数据位宽转换，在时钟频率fi下完成数据位宽从wi到wo的转换，然后转换完成的数据进入跨时钟存储模块进行跨时钟域操作，完成wo位宽的数据从时钟频率fi到时钟频率fo的转换，在跨时钟存储模块的转换过程中通过跨时钟防抖动模块完成跨时钟防抖的处理。
具体的，若wi<wo，数据位宽转换缓冲模块首先从控制信息存储模块中获取缓冲单元的容量信息生成相应存储容量的缓冲单元，即数据位宽转换缓冲模块生成最小存储为wi*(Ni-No+1)比特(即缓冲单元的容量信息)的缓冲单元，缓冲单元(根据读写控制信息和读写地址信息)连续写入wi位宽的数据，当写入(Ni-No)拍后，开始从缓冲单元读取wo位宽的数据，并持续读取No拍，然后停止读取(Ni-No)拍，并且按照该规律周期性的读取，完成数据位宽在同时钟域下的转换。然后跨时钟存储模块从控制信息存储模块中获取存储单元的容量信息生成相应存储容量的存储单元，将位宽转换后的wo位宽的数据通过存储单元进行跨时钟域操作，存储单元的写时钟频率为fi，读时钟频率为fo，写使能的变化周期与缓冲单元的读周期相同，读使能由写使能延迟No拍后跨时钟产生，该延时避免了读写冲突，并且自产生后持续有效，存储单元的深度取2*No+X，其中X为写使能产生读使能的最大稳定时间数据经过存储单元完成跨时钟域的操作。
若路由信息指示为第二模式，则数据流按照如图4所示的路径进行处理，执行步骤210～步骤212，输入数据首先进入跨时钟存储模块进行跨时钟域操作，完成wi位宽的数据从时钟频率fi到时钟频率fo的转换，并在跨时钟存储模块的转换过程中通过跨时钟防抖动模块完成跨时钟防抖的处理，然后跨时钟转换后的数据进入数据位宽转换缓冲模块进行并行数据位宽转换，在时钟频率fo下完成数据位宽从wi到wo的转换。
具体的，若wi>wo，跨时钟存储模块从控制信息存储模块中获取存储单元的容量信息生成相应存储容量的存储单元，wi位宽的数据首先写入存储单元进行跨时钟域操作，存储单元的写时钟频率为fi，读时钟频率为fo，存储单元的写使能自数据有效后则一直有效，根据wi*Ni＝wo*No＝LCM这一关系，存储单元的深度取2*Ni+X，读使能由写使能延时Ni后跨时钟产生，该延时避免了读写冲突，读使能自有效起连续读取并持续读取Ni拍，然后停止读取(No-Ni)拍，并且按照该规律周期性的读取，完成时钟域的转换；之后，数据位宽转换缓冲模块从控制信息存储模块中获取缓冲单元的容量信息(wi*(Ni-No+1)比特)生成最小存储为wi*(Ni-No+1)比特的缓冲单元，将跨时钟之后的wi位宽的数据写入缓冲单元完成位宽转换，缓冲单元的最小存储为[wi+(wi-wo)*(Ni-1)]，并且缓冲单元的写使能与存储单元的读使能相同，均为连续写入Ni拍，然后停止写入(No-Ni)拍，并按照该规律周期性的进行，而由于wi>wo，缓冲单元在写入一拍wi后即可开始读取wo位宽的数据，并自数据有效后读使能一直保持有效，完成并行数据位宽转换。
根据控制信息完成跨时钟防抖动处理时，跨时钟读写周期具有一定的约束关系wi*Ni*N＝wo*No*N＝LCM*N，其中，N为防抖动检测的存储单元的遍历周期数，由软件基于上述约束关系计算防抖动监测的周期信息并配置在控制信息存储模块并由跨时钟防抖动模块读取执行。在LCM*N的间隔时间下，跨时钟存储模块的存储单元的读写地址应该是一一对应关系的，所以防抖动处理是在周期性的监测点检测存储单元的读写地址作为读写恢复地址，并在控制信息存储模块中记录该监测点的对应读写地址，若存储单元的检测地址的偏差范围超过存储单元深度的一半时，则强制将存储单元的读地址恢复为所记录的读写恢复地址，从而避免读写冲突的产生，完成跨时钟防抖动的处理。
实施例二
一种数据位宽转换装置，如图5所示，包括：控制器51和数据位宽转换电路521；
所述控制器51，包括：存储部和处理部(图中未示)，所述存储部配置存储计算机程序，所述处理部配置为读取所述计算机程序以执行如下操作：根据并行数据转换信息，生成用于数据位宽转换的控制信息；
所述数据位宽转换电路52，可配置为基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
本实施例中，所述并行数据转换信息可以包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
本实施例中，所述处理部是配置为读取所述计算机程序以执行如下操作：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
本实施例中，所述处理部是配置为读取所述计算机程序以执行如下操作：根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；其中，LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
本实施例中，所述处理部是配置为读取所述计算机程序以执行如下操作：在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；其中，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
本实施例中，所述存储部，还配置为存储所述控制信息；所述数据位宽转换电路，是配置为从所述存储部中读取所述控制信息，并基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。一种实现方式中，该存储部可以包括控制信息存储模块，该控制信息存储模块用于存储所述控制信息。
本实施例中，所述控制信息可以包括：路由信息，所述路由信息用于指示数据位宽转换的第一模式和第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；所述数据位宽转换电路52是配置为：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
如图5所示，所述数据位宽转换电路52可以包括：数据位宽转换缓冲模块521、跨时钟域存储模块522、以及跨时钟防抖动模块523；其中，数据位宽转换缓冲模块用于完成并行数据位宽转换，跨时钟域存储模块522用于完成跨时钟域操作，跨时钟防抖动模块523用于完成跨时钟防抖动处理。其中，数据位宽转换缓冲模块521与跨时钟域存储模块522互通，跨时钟域存储模块522与跨时钟防抖动模块523互通。
具体的，在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，输入的数据首先进入所述数据位宽转换缓冲模块521，在第一时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换，然后转换为第二并行数据位宽的数据进入所述跨时钟域存储模块522，执行从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟域操作的过程中通过跨时钟防抖动模块523进行跨时钟防抖动处理。
具体的，在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，第一并行数据位宽的数据输入所述跨时钟域存储模块522，首先完成从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟域操作的过程中通过跨时钟防抖动模块523进行跨时钟防抖动处理，然后进入所述数据位宽转换缓冲模块521，在第二时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换。
本实施例中，所述控制信息可以包括：缓冲配置信息，该缓冲配置信息包括：缓冲单元的容量信息、读写配置信息；数据位宽转换缓冲模块521具体可用于根据所述缓冲单元的容量信息生成相应存储容量的缓冲单元5211，并根据所述缓冲单元5211的读写配置信息完成所述数据位宽转换。
本实施例中，所述控制信息可以包括：存储配置信息，该存储配置信息包括：存储单元的容量信息、读写配置信息；跨时钟域存储模块522具体可用于根据所述存储单元的容量信息生成相应存储容量的存储单元5222，并根据所述存储单元5222的读写配置信息完成相同数据位宽的所述跨时钟域操作。
本实施例中，所述控制信息可以包括：防抖动配置信息，该防抖动配置信息包括：防抖动监测的周期信息和读写恢复地址；跨时钟防抖动模块523，具体可用于根据所述防抖动监测的周期信息对所述存储单元5222的读写地址进行监测；如果读写地址的相对偏移量在抖动范围容限信息内，则维持所述读写地址；如果读写地址的相对偏移量不在抖动范围容限信息内，则根据所述读写恢复地址进行读写地址的恢复。
如图6所示，为本实施例上述装置示例性实施方式的架构示意图。其中，数据位宽转换装置设置在PCS与Serdes间，以实现高速串口各协议PCS与Serdes间任意并行数据位宽的转换。
图6中，对于控制器来说，输入为转换前的并行数据位宽wi及对应时钟频率fi和转换后的并行数据位宽wo及对应时钟频率fo，根据这些数据控制器可自动计算生成任意位宽转换所需的控制信息，该控制信息包括路由信息，缓冲单元的容量信息、存储单元的容量信息、缓冲单元的读写配置信息、存储单元的读写配置信息、防抖动监测的周期信息以及读写恢复地址等，控制器可以将所计算的上述控制信息存储到硬件的控制信息存储模块中，供数据位宽转换电路使用。这里，控制信息存储模块负责存储数据位宽转换各个步骤所需的控制信息，并将这些控制信息转换成为满足各个模块时序设计要求后分发给数据位宽缓冲模块、跨时钟存储模块、跨时钟防抖动模块。
图6中，若wi<wo，则控制器生成指示第一模式的路由信息，若wi>wo，则控制器生成指示第二模式的路由信息。第一模式下，输入数据首先进去数据位宽转换缓冲模块，在时钟频率fi下完成数据位宽从wi到wo的转换，然后将转换完成的数据进入跨时钟存储模块，完成wo位宽的数据从时钟频率fi到时钟频率fo的转换；最后进入跨时钟防抖动模块进行跨时钟防抖动处理。第二模式下，输入数据首先进入跨时钟存储模块，完成wi位宽的数据从时钟频率fi到时钟频率fo的转换，然后跨时钟操作之后的数据进入跨时钟防抖动模块进行跨时钟防抖动处理，最后进入数据位宽转换缓冲模块，在时钟频率fo下完成数据位宽从wi到wo的转换。
图6中，数据位宽转换缓冲模块负责从控制信息存储模块中获取缓冲单元的容量信息生成相应存储容量的缓冲单元，然后根据缓冲单元读写控制信息及具体的读写位置信息完成数据位宽的转换。
图6中，跨时钟存储模块负责从控制信息存储模块中获取存储单元的容量信息生成相应存储容量的存储单元，然后根据存储单元的读写控制信息及读写地址信息完成相同数据位宽的跨时钟域功能。
图6中，跨时钟防抖动模块负责从控制信息存储模块中获取防抖动监测的周期信息，根据该周期对跨时钟存储单元的读写地址进行监测，若读写地址的相对偏移量在抖动范围容限信息内，则维持对应读写地址，否则根据读地址的恢复信息完成读地址恢复，实现跨时钟防抖动功能。
本实施例中的上述装置通过软硬件的协同处理完成任意数据位宽转换。本实施例的其他技术细节可参照实施例一。
本实施例的装置，可实现不同PCS与Serdes的并行数据位宽匹配，减少了PCS和Serdes的设计的约束性；由软件计算生成数据转换所需的控制信息，极大的减少了硬件逻辑资源，并极大的丰富了硬件设计的灵活性；软件可控的跨时钟防抖动设计也具有普遍的适用性，满足不同的时钟频率的防抖动要求，增强了系统的稳定性。
本实施例的上述装置能够广泛适用于通信技术中如CPRI，以太网，PCIE和JESD204等各种协议场景及不同传输速率需求，该方法和装置可以支持高速串口各协议PCS与Serdes间任意并行数据位宽的转换功能，具有极强的通用性和兼容性。
实施例三
一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时执行如下操作：根据并行数据转换信息，生成用于数据位宽转换的控制信息，以便数据位宽转换电路基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
本实施例中，所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
本实施例中，所述计算机程序被处理器执行时执行如下操作：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。一种实现方式中，所述计算机程序被处理器执行时执行如下操作：判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同，相同时根据并行数据转换信息生成用于数据位宽转换的控制信息。除此之外，还可采用其他方式，不再赘述。
本实施例的一种实现方式中，所述计算机程序被处理器执行时执行如下操作：根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
本实施例中，所述计算机程序被处理器执行时执行如下操作：在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；其中，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
本实施例中，所述控制信息包括如下之一或多项：
路由信息，用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
用于所述并行数据位宽转换的缓冲配置信息，包括：缓冲单元的容量信息、读写配置信息；
用于所述跨时钟域操作的存储配置信息，包括：存储单元的容量信息、读写配置信息；
用于所述跨时钟防抖动处理的防抖动配置信息，包括：防抖动监测的周期信息和读写恢复地址。
本实施例的其他技术细节可参照实施例一。
本领域普通技术人员可以理解上述方法中的全部或部分步骤可通过程序来指令相关硬件(例如处理器)完成，所述程序可以存储于计算机可读存储介质中，如只读存储器、磁盘或光盘等。可选地，上述实施例的全部或部分步骤也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各模块/单元可以采用硬件的形式实现，例如通过集成电路来实现其相应功能，也可以采用软件功能模块的形式实现，例如通过处理器执行存储于存储器中的程序/指令来实现其相应功能。本申请不限制于任何特定形式的硬件和软件的结合。
以上显示和描述了本申请的基本原理和主要特征和本申请的优点。本申请不受上述实施例的限制，上述实施例和说明书中描述的只是说明本申请的原理，在不脱离本申请精神和范围的前提下，本申请还会有各种变化和改进，这些变化和改进都落入要求保护的本申请范围内。

Claims (27)

1.一种数据位宽转换的方法，包括：
根据并行数据转换信息，生成用于数据位宽转换的控制信息；
基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
2.根据权利要求1所述的方法，其特征在于：
所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
3.根据权利要求2所述的方法，其特征在于，
所述根据并行数据转换信息，生成用于数据位宽转换的控制信息之前，还包括：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；
所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
4.根据权利要求3所述的方法，其特征在于，根据所述并行数据转换信息确定转换前后的数据传输速率是否一致，包括：
判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同。
5.根据权利要求3所述的方法，其特征在于：
根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；
LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
6.根据权利要求1所述的方法，其特征在于，所述根据并行数据转换信息，生成用于数据位宽转换的控制信息，包括：
在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；
在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；
所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
7.根据权利要求1所述的方法，其特征在于，
所述控制信息包括：路由信息，所述路由信息用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
所述基于所述控制信息进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理，包括：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
8.根据权利要求7所述的方法，其特征在于：
所述控制信息包含的路由信息指示为第一模式时，输入的数据首先在第一时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换，然后对所述第二并行数据位宽的数据执行从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理。
9.根据权利要求7所述的方法，其特征在于：
所述控制信息包含的路由信息指示为第二模式时，第一并行数据位宽的数据首先完成从第一时钟频率转换到第二时钟频率的跨时钟域操作，并在跨时钟操作过程中进行跨时钟防抖动处理，然后在第二时钟频率下完成第一并行数据位宽到第二并行数据位宽的数据位宽转换。
10.根据权利要求1至9任一项所述的方法，其特征在于：
所述控制信息包括：缓冲配置信息，该缓冲配置信息包括：缓冲单元的容量信息、读写配置信息；
根据所述缓冲单元的容量信息生成相应存储容量的缓冲单元，并根据所述缓冲单元的读写配置信息完成所述并行数据位宽转换。
11.根据权利要求1至9任一项所述的方法，其特征在于：
所述控制信息包括：存储配置信息，该存储配置信息包括：存储单元的容量信息、读写配置信息；
根据所述存储单元的容量信息生成相应存储容量的存储单元，并根据所述存储单元的读写配置信息完成相同数据位宽的所述跨时钟域操作。
12.根据权利要求11所述的方法，其特征在于：
所述控制信息包括：防抖动配置信息，该防抖动配置信息包括：防抖动监测的周期信息和读写恢复地址；
所述跨时钟防抖动处理包括：根据所述防抖动监测的周期信息对所述存储单元的读写地址进行监测；如果读写地址的相对偏移量在抖动范围容限信息内，则维持所述读写地址；如果读写地址的相对偏移量不在抖动范围容限信息内，则根据所述读写恢复地址进行读写地址的恢复。
13.一种数据位宽转换装置，其特征在于，包括：控制器和数据位宽转换电路；
所述控制器，包括：存储部和处理部，所述存储部配置存储计算机程序，所述处理部配置为读取所述计算机程序以执行如下操作：根据并行数据转换信息，生成用于数据位宽转换的控制信息；
所述数据位宽转换电路，配置为基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
14.根据权利要求13所述的装置，其特征在于：
所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
15.根据权利要求14所述的装置，其特征在于，
所述处理部是配置为读取所述计算机程序以执行如下操作：根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
16.根据权利要求13所述的装置，其特征在于，所述处理部是配置为读取所述计算机程序以执行如下操作：
根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；
LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
17.根据权利要求13所述的装置，其特征在于，所述处理部是配置为读取所述计算机程序以执行如下操作：
在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；
在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；
所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
18.根据权利要求13所述的装置，其特征在于：
所述存储部，还配置为存储所述控制信息；
所述数据位宽转换电路，是配置为从所述存储部中读取所述控制信息，并基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
19.根据权利要求13所述的装置，其特征在于，
所述控制信息包括：路由信息，所述路由信息用于指示数据位宽转换的第一模式和第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
所述数据位宽转换电路是配置为：采用所述路由信息指示的模式进行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
20.根据权利要求13所述的装置，其特征在于，
所述数据位宽转换电路包括：数据位宽转换缓冲模块、跨时钟域存储模块、以及跨时钟防抖动模块；
所述数据位宽转换缓冲模块用于完成并行数据位宽转换；
所述跨时钟域存储模块用于完成跨时钟域操作；
所述跨时钟防抖动模块用于完成跨时钟防抖动处理；
其中，所述数据位宽转换缓冲模块与所述跨时钟域存储模块之间互通，所述跨时钟域存储模块与所述跨时钟防抖动模块互通。
21.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时执行如下操作：
根据并行数据转换信息，生成用于数据位宽转换的控制信息，以便数据位宽转换电路基于所述控制信息进行并行数据位宽转换、跨时钟域操作以及跨时钟防抖动处理。
22.根据权利要求21所述的计算机可读存储介质，其特征在于：
所述并行数据转换信息包括：转换前的第一并行数据位宽及第一时钟频率、以及转换后的第二并行数据位宽及第二时钟频率。
23.根据权利要求21所述的计算机可读存储介质，其特征在于，
所述计算机程序被处理器执行时执行如下操作：
根据所述并行数据转换信息确定转换前后的数据传输速率是否一致；在转换前后的数据传输速率一致时，根据并行数据转换信息生成用于数据位宽转换的控制信息。
24.根据权利要求21所述的计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时执行如下操作：
判断转换前的第一并行数据位宽与其对应的第一时钟频率的乘积、和转换后的第二并行数据位宽与第二时钟频率的乘积是否相同，相同时根据并行数据转换信息生成用于数据位宽转换的控制信息。
25.根据权利要求21所述的计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时执行如下操作：
根据所述并行数据转换信息并基于wi*Ni＝wo*No＝LCM，生成所述控制信息；
LCM为wi和wo的最小公倍数，wi表示转换前的第一并行数据位宽，wo表示转换后的第二并行数据位宽，Ni表示第一时钟频率下写数据的周期数，No表示第二时钟频率下读数据的周期数。
26.根据权利要求21所述的计算机可读存储介质，其特征在于，所述计算机程序被处理器执行时执行如下操作：
在转换前的第一并行数据位宽小于转换后的第二并行数据位宽时，生成包含指示第一模式的路由信息的控制信息；
在转换前的第一并行数据位宽大于转换后的第二并行数据位宽时，生成包含指示第二模式的路由信息的控制信息；
所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后；所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后。
27.根据权利要求21至26任一项所述的计算机可读存储介质，其特征在于，所述控制信息包括如下之一或多项：
路由信息，用于指示数据位宽转换使用的模式，所述模式为第一模式或第二模式，所述第一模式为所述并行数据位宽转换在先、所述跨时钟域操作在后，所述第二模式为所述跨时钟域操作在先、所述并行数据位宽转换在后；
用于所述并行数据位宽转换的缓冲配置信息，包括：缓冲单元的容量信息、读写配置信息；
用于所述跨时钟域操作的存储配置信息，包括：存储单元的容量信息、读写配置信息；
用于所述跨时钟防抖动处理的防抖动配置信息，包括：防抖动监测的周期信息和读写恢复地址。
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