CN110210053A - 一种基于fpga的实时数字解算器的通信接口设计方法 - Google Patents
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Abstract
本发明公开一种基于FPGA的实时数字解算器的通信接口设计方法，包括以下步骤：(1)UDP接收处理架构；所述UDP接收处理架构架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；(2)UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；(3)SV和GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有一定的通用性，分别建立了一个基于指令流的模板修改服务模块；(4)仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。
Description
技术领域
本发明涉及电力系统数字仿真硬件通讯技术领域，尤其涉及一种基于FPGA的实时数字解算器的通信接口设计方法。
背景技术
智能电网作为未来电网的发展方向，渗透到发电、输电、变电、配电、用电、调度、通信等各个环节，其中变电是非常重要的一环。当前，变电正从常规变电站向智能变电站过渡。在智能变电站中，新型的电子式互感器及智能断路器等设备代替传统的互感器、断路器，高速以太网通信代替了二次回路电缆连接，IEC61850系列通信标准解决了不同设备的互操作和信息共享问题，能够实现全站信息数字化、通信平台网络化、信息共享标准化。
许多高等学校和科研机构利用实时数字仿真器(RTDS)、数字动态实时仿真系统(DDRTS) 建立了各种智能变电站硬件在环实时仿真系统，对新研制的智能变电站控制设备和管理系统进行了动态性能测试，对推动智能变电站的发展起到了非常重要的作用。
天津大学智能电网教育部重点实验室自主研发的基于FPGA的实时数字解算器(FRTDS) 将常用的运算式和函数封装在运算组件中，采用类似汇编语言的指令使运算组件有条不紊地工作，并提供了由仿真脚本到指令流的编译软件。这使得具有一般BASIC编程能力的电气工程师就能设计出新的电力系统实时仿真应用。由于FRTDS的价格相对便宜，仿真脚本编写方便，已成功应用于常规变电站仿真培训系统中。FRTDS具有多种外设接口，既可与上位机连接，对仿真参数进行修改，又可直接与智能断路器、数字式继电保护装置等设备连接，完成硬件在环实验。
基于FPGA的实时数字解算器的整体结构参见图1。FRTDS采用流水线技术将运算式和函数封装在工作频率为200MHz的运算组件中，利用状态字和影响字间接完成仿真参数的修改，将运算组件的流水作业用类似汇编语言的指令流来描述，并提供了由类似高级语言的作业脚本到指令流的编译软件，使得用户不涉及FPGA编程。解算器的核心为多个用于完成各种运算任务的微处理核。各微处理核之间通过“手拉手+数据管道”的方式进行数据交互；微处理核通过乒乓操作与外部设备完成数据交互，其节奏由步长控制器掌握。为实时解算器配备了SFP/SFP+接口用于以太网通信，可以与工业控制机进行数据交互，也经过信号转换装置与实际设备进行数据交互。
基于FPGA的实时数字解算器微中处理核结构参见图2。微处理核是FRTDS的运算核心，由运算组件、数据存储单元、控制单元、指令存储单元和多路开关组成。运算组件用于执行复杂的算术运算式、逻辑运算式和比较运算式。数据存储单元用于存储各种数据，其中与外界进行数据交互的流入区和流出区设置成二套，采用乒乓操作机制，即按仿真步长节拍轮流用于运算组件和通信电路。控制单元根据指令告诉运算组件执行什么运算，并通过控制数据多路开关的状态保证运算组件的输入输出数据与数据存储单元有正确相连。指令存储单元用于存储指令，保证控制单元可以按流水线机制取出指令。
FRTDS是一种通用的运算器，其解算的电力系统网络拓扑，是由仿真脚本生成的指令决定的。在更换仿真对象时，上位机可以通过下发初始指令来确定网络结构，通过下发初始数据来确定系统参数。上位机下发的UDP报文还要完成切换负荷，故障设置，开关拒动等诸多功能。除此之外，通信信道中可能混入其他报文。受限于硬件，不同功能的UDP报文只能复用一路以太网接口进行通信，使这路以太网接口面临巨大的通信压力。
GOOSE和SV报文帧结构参见图3。SV和GOOSE报文是智能变电站过程层中两种通信服务。它们使用具有优先级标记的以太网帧格式，APDU帧数据按ASN.1的基本编码规则编码。
发明内容
本发明的目的是为了克服现有技术中的不足，提供一种能保证电力系统硬件在环仿真通讯实时性的基于现场可编程门阵列(FPGA)的实时数字解算器的通信接口设计方法。为方便基于FPGA的实时数字解算器(FRTDS)的推广，满足智能变电站仿真的多种通信需求。以 FPGA自身硬件结构为基础，提出了基于FPGA的实时数字解算器通信接口的设计框架，并设计了基于指令流的SV和GOOSE报文通信接口，为成功搭建了一个基于FRTDS的智能变电站硬件在环实时仿真平台奠定了基础。
本发明的目的是通过以下技术方案实现的：
一种基于FPGA的实时数字解算器的通信接口设计方法，包括以下步骤：
(1)确定用户数据报协议UDP接收处理架构；所述UDP接收处理架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；
(2)确定UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；
(3)确定采样值SV和面向通用对象的变电站事件GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有通用性，分别建立了一个基于指令流的模板修改服务模块；
(4)确定仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。
进一步的，UDP接收处理架构的工作方法如下：实时数字解算器接收UDP时，不同功能的UDP报文被上位机分配特定的私有类型码，接收RAM为双口RAM，A口只写，B口只读；在接收数据时，接收RAM写地址持续加1，将接收到的数据依次写入接收RAM，写至RAM块的末尾地址时，转至RAM块的首地址继续填写；根据私有类型码，将读出的报文送入对应的分类处理缓冲通道，报文数据从缓冲通道流出后再进入处理模块进行处理；
实时数字解算器发送UDP时，遵循报文结构不变原则，按照可仿真的最大规模仿真系统确定电压电流路数及开关个数，得到通用的报文首部，上位机接收报文后，主动丢弃报文中无实际意义的电压电流和开关信息。
进一步的，步骤(3)具体如下：为使修改SV、GOOSE报文模板具有通用性，分别建立一个基于指令流的模板修改服务模块；指令有三种，对于SV报文模板，类型1为将计数器电路的计数值赋给采样计数器(smpCnt)，类型2为将数据流出区的数据赋给数据集引用名(datSet)，类型3为指令流结束；对于GOOSE报文模板，类型1为将相应的计数器电路的计数值赋给状态序号(stNum)和顺序号(sqNum)，类型2为将变电站事件信息填充至数据区，类型3为指令流结束。
进一步的，步骤(4)中对于仿真参数中开关量的修改，通过以“主&循环缓冲”为核心的开关量修改器对开关变位信息实现控制；将筛选出的改变状态的开关变位信息送入变位主缓冲，同时用开关变位后的状态更新开关的原状态；如果开关状态由断开变为闭合，开关变位信息直接流入变化区；如果开关状态由闭合变为断开，则在支路电流过零时进行；断开开关的变位信息转移至变位循环缓冲，每个步长进行过零检测，不满足过零要求的变位信息重新写回循环缓冲；
对于仿真参数中模拟量的修改，同样采用“主&循环缓冲”架构，主缓冲收集缓存来自上位机的不定时的修改信息，在固定时刻读出，辅助循环缓冲完成上位机修改信息写入与过零检测失败后循环写入的分时操作；循环缓冲缓存修改信息，每个步长读出检测过零。
与现有技术相比，本发明的技术方案所带来的有益效果是：
1.实现了基于FPGA的实时数字解算器的智能变电站硬件在环实时仿真平台的搭建，极大地利用了基于FPGA的实时数字解算器的仿真计算能力和硬件在环能力，可满足实际工程中的各种大型规模的智能变电站建设；
2.解决当海量不同功能的报文涌入时接收与处理的难题，缓解了以太网接口巨大的通信压力，且构建的通信结构具有很强的移植性和广泛的适用性；
3.设计的多种通信接口方便了与工业控制机及多种智能变电站二次设备的连接，满足智能变电站仿真的多种通信需求，为智能变电站仿真的实际应用与科学研究奠定了基础。
附图说明
图1是基于FPGA的实时数字解算器的整体结构示意图。
图2是基于FPGA的实时数字解算器的微处理核结构示意图。
图3是GOOSE和SV报文帧结构示意图。
图4是UDP接收结构示意图。
图5是开关量修改器结构示意图。
图6是模拟量修改器结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
一种基于FPGA的实时数字解算器的通信接口设计方法，包括以下步骤：
(1)设计UDP接收处理架构；其中，该架构由循环接收RAM，控制FIFO，分类处理缓冲群以及相应处理模块构成；
(2)设计UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；
(3)设计SV和GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有一定的通用性，分别建立了一个基于指令流的模板修改服务模块。
(4)设计仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主 &循环缓冲”为核心的开关量修改器和模拟量修改器。
UDP接收结构参见图4。UDP接收结构由循环接收RAM，控制FIFO，分类处理缓冲群，各处理模块构成。上位机下发UDP时，为不同功能的UDP报文，分配特定的私有类型码。接收RAM为双口RAM，A口只写，B口只读。在接收数据时，接收RAM写地址持续加1，将接收到的数据依次写入接收RAM，写至RAM块的末尾地址时，转至RAM块的首地址继续填写。这种循环写入结构使写入的报文内容尽可能晚的被覆盖，使报文内容有足够长的生存周期等待被读取。当一条数据报文的终止信号到达时，将该报文的“身份信息”写入控制 FIFO，所谓报文的“身份信息”包含该报文在接收RAM中存储的起始地址、私有类型码、长度、目的IP地址、校验和。读出控制FIFO中的“身份信息”，如其中的目的IP地址、校验和错误则不作处理，继续读取下一条“身份信息”；如正确则定位到报文在接收RAM的起始地址，配合长度信息，将报文内容完整读出。从接收RAM中读取报文时，停止读取控制FIFO 中的“身份信息”，避免造成接收RAM的读冲突。根据私有类型码，将读出的报文送入对应的分类处理缓冲通道，报文数据从缓冲通道流出后再进入处理模块进行处理。分类处理缓冲群的引入，将报文的接收与处理环节隔离，使不同功能的UDP报文处理时相互独立。在该架构下，“接收-分类-处理”三个步骤并行完成，提高了通信效率。在高通信压力下仍能正确处理每一条报文，保证了FRTDS从上位机接收信息的及时性和正确性。
不同于接收UDP报文在时间上具有随机性，UDP报文的发送时机由FRTDS主动决定。FRTDS发送给上位机的UDP报文只有两种类型，一类是电磁暂态计算的节点电压和支路电流结果；一类是系统中断路器、隔离开关等开关元件的状态。上述客观因素决定了UDP发送架构较为简单，只需确定好两类报文发送的时机，使发送报文不产生冲突即可。因此，采用时分复用的方式，间隔100ms向上位机发送一次UDP报文，两类报文交替发送。发送UDP 报文时，遵循报文结构不变原则。如果按照显示量的数量来决定报文中电压电流的路数，对于不同系统，显示量的数量不同，导致报文长度不同，UDP报文的首部信息也会不同，无法达到通用的目的。上传的开关状态也会因系统开关数量的不同存在上述问题。报文结构不变原则，就是按照可仿真的最大规模系统确定电压电流路数及开关个数，进而得到通用的报文首部。上位机接收报文后，主动丢弃报文中无实际意义的电压电流和开关信息。
FRTDS中数据流出区的内容需要以SV报文的形式发送给数字式继电保护装置。在APPID确定的情况下，SV报文的格式和字段的位置确定。除smpCnt和datSet字段以外，每次发送的SV报文的内容都相同。smpCnt为采样计数值，每发一次报文smpCnt就自动加1；datSet为采样通道的数据，每个采样通道的前4个字节是电压电流采样值，后4个字节是采样值的品质。smpCnt的值很容易确定，设置一个计数器电路即可。而对于datSet的值不那么容易确定，其原因是采样周期与仿真步长可能不是整数倍，即采样数据是两个仿真结点之间的值。为了保证采样值的准确性，用采样时刻的前两个仿真结点的仿真数据通过线性外插法确定电压电流采样值。
SV报文中datSet与FRTDS数据流出区的对应关系与仿真对象有关。为使修改SV报文模板具有一定的通用性，建立了一个基于指令流的模板修改服务模块。指令有三种，类型1 为将计数器电路的计数值赋给smpCnt，类型2为将数据流出区的数据赋给datSet，类型3为指令流结束。与更改FRTDS的仿真参数和计算指令流一样，在FRTDS运行之前将SV报文模板及其指令流配置到相应的数据存储器中去。
仿真一次系统的断路器及刀闸状态，温度、瓦斯浓度等非电量状态，开关闭锁信号，这些信息需要FRTDS以GOOSE报文的形式发送给继电保护装置。采用与SV报文发送相同的机制，存储所有的GOOSE报文模板，并建立相应的基于指令流模板修改服务模块。指令有三种，类型1为将计数器电路的计数值赋给stNum和sqNum，类型2为将变电站事件信息填充至数据区，类型3为指令流结束。不同的SV报文始终连续发送，但不同的GOOSE因为数据集成员状态改变的不确定性，在某一仿真步长，有的GOOSE发送心跳报文，有的GOOSE 发送某一帧动作报文，还有的GOOSE不需要发送。因此，为不同的GOOSE报文配备状态检测器。每个步长检查各个GOOSE的状态检测器状态，确定该GOOSE的发送状态。
在变电站仿真系统上进行各种各样的倒闸操作和事故处理，仿真对象不仅包含断路器、隔离刀闸、接地刀闸等开关设备，而且涉及各种各样的断路故障和短路故障。在仿真模型中，通常用二值电导描述开关的“合”或“断”，故障的“有”和“无”。这些二值电导的变化是人为操作或者数字式继电保护设备动作引起的，把它们看作为开关量。
仿真模型的节点电压方程为 Yu(t)＝I(t) (1)
其中，Y是节点导纳矩阵，u(t)是节点电压，I(t)是节点等效电流源。每个开关量影响了两端节点的自导纳Yii和Yjj，以及两个节点的互导纳Yij，因此将开关量视为导纳的影响字。
相应的开关量修改器结构参照图5。开关量的修改是通过以“主&循环缓冲”为核心的开关量修改器对开关变位信息的一系列操作实现的。开关变位信息由“开关编号+变化状态”组成。对故障设置及恢复UDP报文，GOOSE心跳与动作报文进行解析后都可以得到开关变位信息。 GOOSE心跳报文每隔5s发送系统中断路器的当前状态，实际上并没有开关变位操作发生。读出开关的原状态与开关变位状态进行对比，可以筛选出真正改变状态的开关变位信息。将筛选出的有效变位信息送入变位主缓冲，同时用开关变位后的状态更新开关的原状态。如果开关状态由断开变为闭合，则变位前开关所在支路的支路电流一定为0，开关变位信息可以直接流入变化区。断开开关，则必须在支路电流过零时进行。断开开关的变位信息转移至变位循环缓冲，每个步长进行过零检测，不满足过零要求的变位信息重新写回循环缓冲。为避免循环缓冲写数据冲突，主缓冲与循环缓冲分时读取变位信息。变化区读出的变位信息都是可以发生变化的，根据开关编号查出对应的Yii，Yij，Yjj影响字地址，将“影响字地址+变化状态”写入修改缓冲中，读出后，即可对影响字进行修改。
仿真中的一些参数，其数值可以连续变化，不能按多值参数的方式存储有限个取值，将这些量称为模拟量。如线路负荷，一般为RL串联支路，采用梯形法进行差分化后，支路电流和等效电流源为
其中，等效电导G＝Δt/(2L+ΔtR)，历史电压项系数A＝Δt/(2L+ΔtR)，历史电流项系数B＝(2L-ΔtR)/(2L+ΔtR)。FRTDS通过修改G，A，B的数值来修改线路负荷。为保证计算的稳定性，在历史电流源过零时修改参数。
相应的模拟量修改器结构参照图6。进一步的，模拟量修改器在修改模拟量时，采用“主 &循环缓冲”架构。主缓冲收集缓存来自上位机的不定时的修改信息，在固定时刻读出，辅助循环缓冲完成上位机修改信息写入与过零检测失败后循环写入的分时操作。循环缓冲缓存修改信息，每个步长读出检测过零。在模拟量修改器主缓冲和循环缓冲中传递并缓存的修改信息只是模拟量编号。上位机下发的G，A，B数值都为64位双精度浮点数，如果将“模拟量编号+修改的数值”作为修改信息在缓冲中缓存，那缓冲的数据宽度将高达208bit，耗费很多存储资源。因此在进入主缓冲前，将上位机下发的G，A，B数值分别写入G，A，B数据存储区替换掉旧的G，A，B数值。FRTDS中，也存储了所有模拟量的G，A，B地址。在满足过零条件后，根据模拟量编号，查出G，A，B地址和数据，以“地址+数值”的形式写入修改缓冲。
本发明并不限于上文描述的实施方式。以上对具体实施方式的描述旨在描述和说明本发明的技术方案，上述的具体实施方式仅仅是示意性的，并不是限制性的。在不脱离本发明宗旨和权利要求所保护的范围情况下，本领域的普通技术人员在本发明的启示下还可做出很多形式的具体变换，这些均属于本发明的保护范围之内。
Claims (4)
1.一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，包括以下步骤：
(1)确定用户数据报协议UDP接收处理架构；所述UDP接收处理架构由循环接收RAM、控制FIFO、分类处理缓冲群和相应处理模块构成；
(2)确定UDP组包发送方法；其中，UDP报文的生成遵循报文结构不变原则；
(3)确定采样值SV和面向通用对象的变电站事件GOOSE组包发送方法；其中，为使修改SV和GOOSE报文模板具有通用性，分别建立了一个基于指令流的模板修改服务模块；
(4)确定仿真过程中仿真参数的修改方法；其中，针对开关量和模拟量，分别构造以“主&循环缓冲”为核心的开关量修改器和模拟量修改器。
2.根据权利要求1所述的一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，UDP接收处理架构的工作方法如下：实时数字解算器接收UDP时，不同功能的UDP报文被上位机分配特定的私有类型码，接收RAM为双口RAM，A口只写，B口只读；在接收数据时，接收RAM写地址持续加1，将接收到的数据依次写入接收RAM，写至RAM块的末尾地址时，转至RAM块的首地址继续填写；根据私有类型码，将读出的报文送入对应的分类处理缓冲通道，报文数据从缓冲通道流出后再进入处理模块进行处理；
实时数字解算器发送UDP时，遵循报文结构不变原则，按照可仿真的最大规模仿真系统确定电压电流路数及开关个数，得到通用的报文首部，上位机接收报文后，主动丢弃报文中无实际意义的电压电流和开关信息。
3.根据权利要求1所述的一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，步骤(3)具体如下：为使修改SV、GOOSE报文模板具有通用性，分别建立一个基于指令流的模板修改服务模块；指令有三种，对于SV报文模板，类型1为将计数器电路的计数值赋给采样计数器(smpCnt)，类型2为将数据流出区的数据赋给数据集引用名(datSet)，类型3为指令流结束；对于GOOSE报文模板，类型1为将相应的计数器电路的计数值赋给状态序号(stNum)和顺序号(sqNum)，类型2为将变电站事件信息填充至数据区，类型3为指令流结束。
4.根据权利要求1所述的一种基于FPGA的实时数字解算器的通信接口设计方法，其特征在于，步骤(4)中对于仿真参数中开关量的修改，通过以“主&循环缓冲”为核心的开关量修改器对开关变位信息实现控制；将筛选出的改变状态的开关变位信息送入变位主缓冲，同时用开关变位后的状态更新开关的原状态；如果开关状态由断开变为闭合，开关变位信息直接流入变化区；如果开关状态由闭合变为断开，则在支路电流过零时进行；断开开关的变位信息转移至变位循环缓冲，每个步长进行过零检测，不满足过零要求的变位信息重新写回循环缓冲；
对于仿真参数中模拟量的修改，同样采用“主&循环缓冲”架构，主缓冲收集缓存来自上位机的不定时的修改信息，在固定时刻读出，辅助循环缓冲完成上位机修改信息写入与过零检测失败后循环写入的分时操作；循环缓冲缓存修改信息，每个步长读出检测过零。
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