CN110198186B - 一种可脱机工作的高速SpaceWire光纤链路测试卡 - Google Patents

Abstract

本发明公开了一种可脱机工作的高速SpaceWire光纤链路测试卡，包括主控FPGA以及分别与主控FPGA连接的SPW接口、存储芯片和USB接口，USB接口与上位机互连，SPW接口包括SPW光纤接口和SPW电缆接口，所述主控FPGA包括SPW接口控制模块、指令解析与响应模块、控制寄存器模块、USB接口控制模块、数据流控制模块、数据缓存模块。本发明的测试卡可通过上位机对其进行控制与配置；可以以在线或脱机的方式工作；可以模拟SPW光纤网络设备的数据收发功能，同时可以对SPW光纤链路进行监控记录，并将结果上传至上位机进行显示，从而能够方便快捷地对SPW光纤网络系统进行测试验证。

Description

一种可脱机工作的高速SpaceWire光纤链路测试卡

技术领域

本发明属于航天器高速数据传输技术领域，具体地涉及一种可脱机工作的高速SpaceWire(SPW)光纤链路测试卡，其连接至上位机后，能够通过上位机对SPW链路或高速SPW光纤链路进行测试。

背景技术

随着航空航天技术的发展，以及通信、对地观测、科学研究等领域对空间技术需求的逐步增长，航天器所负担的任务日益繁重，航天器功能趋于复杂化，所搭载的设备种类也逐渐丰富，航天电子系统内部各单元件需要交换的数据量越来越庞大。传统数据传输总线在航天器电子系统复杂结构组网与大量数据传输的需求面前，逐渐暴露出很大的局限性，成为了制约航天器电子系统性能的主要因素之一。

为满足航天器电子系统的发展需求，欧洲空间局于2003年提出了SPW标准协议，它是一种专门面向航天应用设计的高速、全双工、点对点的串行数据传输技术，典型链路速率为200Mbps。相比传统数据总线，其带宽得到了极大的提升，且SPW中允许各个节点间通过路由开关相互连接进行自由组网，更加适应大规模航天器电子系统中的应用。SPW凭借其优势，受到各国青睐，经过十余年的发展，已经逐步在新一代航天器上展开了应用。

近年来，集成电路技术的发展为高速数据传输提供了很好的硬件基础，SPW在应用中也被随之进行了调整升级，并且形成了吉比特SPW等高速SPW技术，允许SPW通过高速串行接口芯片经同轴电缆或光纤实现更高速的数据传输。同时，欧洲空间局也在准备出版正式的SPW升级版高速协议SpaceFibre，SpaceFibre可以同轴电缆或光纤作为传输介质，提供单链路2.5Gbps的传输速率，并且加入了服务质量控制机制，更加适用于航天器复杂电子系统内部组网。

尽管SPW发展迅速，但由于航天任务筹备周期长，技术难度大，目前仅有少数几个航天器上应用了SPW总线，SPW大多仍处在在研航天器地面测试验证阶段。而SpaceFibre标准协议仍处于正式出版前的最后准备阶段，高速SPW光纤系统多处于由高校或研究所等科研单位主导的研发过程中，因此目前少有支持SPW接口的成熟设备，所以需要一种高效、易用的手段，模拟网络节点设备的数据收发等基本功能，并对数据链路进行监控，以方便在研发过程中实现对SPW光纤组网系统的测试与验证。

发明内容

本发明针对目前缺乏搭载SPW接口的成熟设备所造成的SPW光纤网络研发测试难度大、成本高等问题，提供了一种可脱机工作的高速SPW光纤链路测试卡。本发明的测试卡可通过上位机对其进行控制与配置；可以以在线或脱机的方式工作；可以模拟SPW光纤网络设备的数据收发功能，同时可以对SPW光纤链路进行监控记录，并将结果上传至上位机进行显示，从而能够方便快捷地对SPW光纤网络系统进行测试验证。

根据本发明的一方面，提供了一种可脱机工作的高速SPW光纤链路测试卡，包括主控FPGA以及分别与主控FPGA连接的SPW接口、存储芯片和USB接口，USB接口与上位机互连，SPW接口包括SPW光纤接口和SPW电缆接口，

所述主控FPGA包括：

-SPW接口控制模块，包括分别控制SPW光纤接口和SPW电缆接口的相互独立的SPW链路控制逻辑模块，SPW链路控制逻辑模块用于按照SPW标准协议进行链路使能控制、数据发送/接收、时间码发送/接收；

-指令解析与响应模块，其用于解析上位机下发的指令，然后对测试卡执行相应的操作，并将结果返回给上位机；

-控制寄存器模块，其用于对上位机下发的指令以及SPW链路监控状态与统计信息进行暂存，以支持测试卡的脱机工作；

-USB接口控制模块，其用于控制测试卡与上位机之间的USB数据包的发送与接收；

-数据流控制模块，其用于对测试卡发送与接收的数据进行控制；

-数据缓存模块，其包括发送区与接收区，用于对发送/接收数据流进行缓存，并进行SPW端与USB端之间的数据流速率匹配。

进一步，控制寄存器模块包括测试卡工作模式寄存器和测试卡运行状态寄存器，

测试卡工作模式寄存器包括链路使能寄存器、数据连续发送使能寄存器、数据连续发送自定义字符串与重复次数寄存器、数据连续接收使能寄存器、时间码发送使能寄存器、时间码发送周期寄存器，

测试卡运行状态寄存器包括链路连接状态寄存器、已发送正常包数量寄存器、已发送数据总量寄存器、已发送错误包数量寄存器、已接收正常包数量寄存器、已接收数据总量寄存器、已接收错误包数量寄存器、链路初始化成功总次数寄存器、链路断开总次数寄存器。

进一步，对于链路使能控制，SPW接口控制模块读取控制寄存器模块中的链路使能寄存器，判断需要使能某SPW接口或关闭所有SPW接口，若判断出需要使能某SPW接口，则与被使能的SPW接口对应的SPW链路控制逻辑模块按照SPW标准协议规定的逻辑运行，控制该SPW接口所连接到链路的连接与数据传输；

对于数据发送，当有SPW接口被使能的情况下，SPW接口控制模块查询数据缓存模块中有没有待发送的数据，若有需要发送的数据，则从数据缓存模块取出数据交给与被使能的SPW接口对应的SPW链路控制逻辑模块，按照SPW标准协议规定的逻辑将数据发送出去；

对于数据接收，当有SPW接口被使能的情况下，与被使能的SPW接口对应的SPW链路控制逻辑模块从使能的SPW接口接收到数据后，通知SPW接口控制模块，SPW接口控制模块将接收到的数据存入数据缓存模块中；

对于时间码发送，当有SPW接口被使能的情况下，SPW接口控制模块分别从时间码发送使能寄存器和时间码发送周期寄存器读取时间码发送使能标志与时间码发送周期，若SPW接口控制模块发现时间码发送被使能，则按照时间码发送周期配置循环运行的定时器，当定时器超时时，SPW接口控制模块控制与被使能的SPW接口对应的SPW链路控制逻辑模块，发送一个时间码，若SPW接口控制模块发现时间码发送未使能，则将定时器配置为永不超时，与被使能的SPW接口对应的SPW链路控制逻辑模块将不会发送时间码；

对于时间码接收，当有SPW接口被使能的情况下，与被使能的SPW接口对应的SPW链路控制逻辑模块从该SPW接口收到时间码后，通知SPW接口控制模块，SPW接口控制模块直接丢弃收到的时间码。

进一步，数据流控制模块读取数据连续发送使能寄存器，判断测试卡是否处于数据连续发送状态：

若判断测试卡处于数据连续发送状态，则数据流控制模块读取数据连续发送自定义字符串与重复次数寄存器，自行生成相应的数据包，在数据缓存模块的发送区未满时，将数据包传递给数据缓存模块，等待被发送，同时数据流控制模块丢弃从指令解析与响应模块传来的待发送数据；若判断测试卡未处于数据连续发送状态，则数据流控制模块在数据缓存模块的发送区未满时将从指令解析与响应模块传来的待发送数据传递给数据缓存模块，等待被发送，在数据缓存模块的发送区已满时，丢弃该待发送数据；

数据流控制模块读取控制寄存器模块的数据连续接收使能寄存器，判断测试卡是否处于数据连续接收状态：

若判断测试卡处于数据连续接收状态，则数据流控制模块一发现数据缓存模块中的接收区有数据时，就将数据读出并直接丢弃；

若判断测试卡未处于数据连续接收状态，则数据流控制模块一发现数据缓存模块中的接收区有数据时，就将数据读出并将其按照与上位机约定的数据格式打包，由USB接口控制模块通过USB接口传至上位机。

进一步，上位机下发的指令包括寄存器修改指令、寄存器读取指令和数据发送指令，

当指令解析与响应模块判断所接收到的指令是寄存器修改指令时，根据该指令中包含的寄存器地址以及寄存器值，通知控制寄存器模块将相应地址的寄存器修改为相应的值；

当指令解析与响应模块判断所接收到的指令是寄存器读取指令时，根据该指令中包含的寄存器地址，从控制寄存器模块中获得相应地址的寄存器的值，然后打包成响应包，返回给上位机；

当指令解析与响应模块判断所接收到的指令是数据发送指令时，将该指令中的待发送数据取出，交给数据流控制模块进行处理。

进一步，数据缓存模块自行判断其接收区与发送区是否有剩余空间，并将剩余空间的多少告知数据流控制模块与SPW接口控制模块，数据流控制模块与SPW接口控制模块基于剩余空间的多少决定是否能向数据缓存模块中继续写入数据或者从数据缓存模块里读取数据。

进一步，USB接口控制模块将上位机发来的USB数据传递给指令解析与响应模块，将指令解析与响应模块、数据流控制模块需要上传给上位机的数据通过USB接口发送给上位机。

进一步，存储芯片包括用于进行数据缓存的RAM芯片和用于程序储存的ROM芯片。

进一步，SPW光纤接口由SerDes收发器和光模块组成，SPW电缆接口由电缆连接器和LVDS收发器组成，USB接口由USB控制芯片与USB电缆连接器组成。

本发明的有益效果：

1)测试卡通过USB接口连接上位机，并通过主控FPGA内部各模块的配合将USB接口与SPW接口进行桥接，实现了SPW接口向上位机的即插即用，方便了快速部署与测试。

2)测试卡可保存上位机下发的配置信息，根据配置状态进行独立工作，实现在不与上位机进行USB通讯的情况下，自行产生并发送SPW端测试数据或自行处理SPW端所接收到数据的功能，避免了USB性能约束对SPW光纤链路测试的影响。

3)测试卡支持脱机工作模式，在断开USB连接后仍可保持当前的SPW数据模拟发送与接收状态，因此可用一台上位机配置部署若干测试卡进行多SPW节点的组网测试工作，减少设备成本。

附图说明

图1是本发明的可脱机工作的高速SPW光纤链路测试卡的结构模块图。

图2是本发明的可脱机工作的高速SPW光纤链路测试卡的运行状态转移图。

具体实施方式

下面，依照附图对本发明的具体实施方式做详细的说明。

可脱机工作的高速SPW光纤链路测试卡结构模块如图1所示。

在本实施例中，测试卡搭载2路SPW光纤接口，2路普通的SPW标准电缆接口，1路USB接口。另外测试卡上还搭载一片FPGA作为主控制器，编程实现本发明所支持的链路测试功能，FPGA周围的RAM及ROM芯片配合进行数据缓存与程序储存。

SPW光纤接口由SerDes收发器和光模块组成。在SPW数据发送方向，FPGA输出的信号经SerDes收发器并/串转换形成高速串行电信号，再经光模块电/光转换成光信号送入光纤传输；在SPW数据接收方向，接收到的光信号经光模块光/电转换形成高速串行电信号，再经SerDes串/并转换后送入FPGA进行处理。

SPW标准电缆接口由电缆连接器和LVDS收发器组成。在SPW数据发送方向，FPGA输出的信号经LVDS收发器转换成差分信号送入电缆传输；在SPW数据接收方向，接收到的差分信号经LVDS收发器转换为单端信号后送入FPGA进行处理。

USB接口由USB控制芯片与USB电缆连接器组成。测试卡通过USB电缆连接至上位机时，USB控制芯片根据其固件程序自动建立与维护测试卡与上位机间的USB数据通路，FPGA通过对USB控制芯片进行相应读写时序操作实现USB数据的收发。

主控FPGA包括SPW接口控制模块、指令解析与响应模块、控制寄存器模块、USB接口控制模块、数据流控制模块和数据缓存模块。

1)SPW接口控制模块用于控制SPW链路的连接，控制SPW数据包的发送与接收，支持SPW电缆接口与SPW光纤接口的控制。

在本实施中，SPW接口控制模块包含4套独立的SPW链路控制逻辑模块，分别控制测试卡上的2个物理光纤接口与2个物理电缆接口。每个SPW链路控制逻辑模块均按照SPW标准协议规定的逻辑完成链路连接/断开、数据发送/接收、时间码发送/接收。SPW接口控制模块通过控制每个SPW链路控制逻辑模块，可以实现相应接口的使能/关闭，可以通过相应接口发送/接收数据、发送/接收时间码。

对于链路的使能控制，SPW接口控制模块从控制寄存器模块中读取链路使能寄存器的值，根据该值判断应该使能哪一个接口，或者关闭所有的接口。若判断出需要使能某接口，则激活相应的SPW链路控制逻辑模块，按照SPW标准协议规定的逻辑运行，控制该接口所连接到链路的连接与数据传输。未被激活的SPW链路控制逻辑模块一致保持复位状态不工作。

对于数据的发送，当有某一个接口被使能的情况下，SPW接口控制模块查询数据缓存模块中有没有待发送的数据，若有需要发送的数据，则从数据缓存取出数据交给使能的SPW链路控制逻辑模块，其会按照SPW标准协议规定的逻辑将数据发送出去。

对于数据的接收，当使能的SPW链路控制逻辑模块从其控制的接口接收到数据后，会通知SPW接口控制模块，SPW接口控制模块将接收到的数据存入数据缓存中的接收区。

对于时间码的发送，当有某一个接口被使能的情况下，SPW接口控制模块从控制寄存器中读取时间码发送使能标志与时间码发送周期，若发现使能了时间码的发送，则按照控制寄存器中设置的发送周期配置一个循环运行的定时器，每当定时器超时时，SPW接口控制模块控制使能的SPW链路控制逻辑模块，发送一个时间码，每次发送的时间码值比上一次递增1，循环往复。若SPW接口控制模块发现时间码发送未使能，则将定时器配置为永不超时，则不会发送时间码。

对于时间码的接收，本发明未对接收到的时间码采取任何措施。当使能的SPW链路控制逻辑模块从其接口收到时间码后，通知SPW接口控制模块，SPW接口控制模块不做任何处理，直接丢弃收到的时间码。

另外，SPW接口控制模块在工作中，会将每次发送的数据包是正常还是错误、正常发送的数据量、每次接收到的数据包是正常还是错误、正常接收的数据量、链路初始化连接成功、链路断开这几个事件告知控制寄存器模块。

2)指令解析与响应模块按照测试卡与上位机约定的数据格式，解析上位机下发的指令，然后对测试卡执行相应的操作，最后向上位机软件回复指令执行的结果。具体地，对上位机下发的指令进行解析，执行相应的配置信息写入功能，实现上位机对测试卡工作模式的控制；或执行相应的配置信息读取功能，并将结果返回给上位机，实现上位机对测试卡工作状态以及SPW链路测试统计信息的抓取；或通知数据流控制模块完成响应的数据流传递工作，实现上位机对SPW数据收发的控制。

在本实施例中，上位机下发的指令包含寄存器修改指令、寄存器读取指令和数据发送指令。

对于寄存器修改，当指令解析与响应模块判断所接收到的指令是寄存器修改指令后，根据该指令中包含的寄存器地址以及寄存器值，通知控制寄存器模块将相应地址的寄存器修改为相应的值，以此实现上位机对测试卡的控制。

对于寄存器的读取，当指令解析与响应模块判断所接收到的指令是寄存器读取指令后，根据该指令中包含的寄存器地址，从控制寄存器模块中获得相应地址寄存器的值，然后打包成响应包，返回给上位机，以此实现上位机对测试卡运行状态与链路监控信息(由SPW接口控制模块告知并记录在控制寄存器模块中)的获取。

对于数据的发送，当指令解析与响应模块判断所接收到的指令是数据发送指令后，将指令中的待发送数据取出，交给数据流控制模块进行处理，以此实现上位机软件通过测试卡发送数据的功能。

3)控制寄存器模块用于对上位机下发的指令以及SPW链路监控状态与统计信息进行暂存，以支持测试卡的脱机工作。其中，SPW链路状态监控指链路是否正常连接，统计信息指总发出的数据量、总接收的数据量等。

控制寄存器模块中保存的寄存器分为2大类：测试卡工作模式寄存器和测试卡运行状态寄存器。

测试卡工作模式寄存器包括链路使能寄存器、数据连续发送使能寄存器、数据连续发送自定义字符串与重复次数寄存器、数据连续接收使能寄存器、时间码发送使能寄存器和时间码发送周期寄存器。这些寄存器都能够被指令解析与响应模块根据上位机发来的寄存器修改指令所修改，其他各个模块也能够读取这些寄存器的值来决定工作模式。

测试卡运行状态寄存器包括链路连接状态寄存器、已发送正常包数量、已发送数据总量寄存器、已发送错误包数量寄存器、已接收正常包数量、已接收数据总量寄存器、已接收错误包数量寄存器、链路初始化成功总次数寄存器和链路断开总次数寄存器。控制寄存器模块在收到SPW接口控制模块的链路运行情况告知后，会更新这些寄存器，这些寄存器都能够被指令解析与响应模块根据上位机发来的寄存器读取指令所读取，以支持上位机通过测试卡对SPW链路的工作情况监控。

4)USB接口控制模块通过实现USB控制芯片的接口控制时序，完成测试卡与上位机之间的USB数据包的发送与接收。

USB接口控制模块接收上位机发来的USB数据，将其传递给指令解析与响应模块，并且将指令解析与响应模块、数据流控制模块需要上传给上位机的数据通过USB接口发送出去。

5)数据缓存模块控制测试卡上的RAM芯片对发送/接收数据流进行缓存，通过内部FIFO进行SPW端与USB端之间的数据流速率匹配。

数据缓存模块分为发送区与接收区，分别缓存待发送的数据与接收到的数据。数据缓存模块自行能够判断两个区是否还有剩余空间，并将剩余空间多少告知数据流控制模块与SPW接口控制模块，帮助这两个模块判断发送区与接收区是否已满或者已空，来决定是否能向数据缓存模块中继续写入数据或者从中读取数据。

6)数据流控制模块按照当前配置的工作状态控制SPW接口控制模块、USB接口控制模块、控制寄存器模块之间的数据流传递，配合指令解析与响应模块按照测试卡所配置的功能模式完成相应SPW数据具体的收发动作。

对于数据发送，数据流控制模块首先读取控制寄存器模块中的数据连续发送使能寄存器，判断测试卡是否处于数据连续发送状态：

-若处于数据连续发送状态，则数据流控制模块根据控制寄存器模块中的数据连续发送自定义字符串与重复次数寄存器中配置的16字节自定义字符串以及重复次数，自行生成相应的数据包，在数据缓存模块的发送区未满的时候，将数据包传递给数据缓存模块，等待被发送，同时数据流控制模块将丢弃从指令解析与响应模块传来的待发送数据。由此，连续数据发送模式下的数据由测试卡直接生成，而非通过USB接口从上位机下传，这样测试卡可以根据SPW接口的发送速率一直连续发送数据，以测试链路或网络的极限性能。相反，如果发送的数据由上位机通过USB接口传给测试卡，则实际发送出去的数据速率受限于USB连接的速率，在SPW光纤接口的速率远高于USB接口的情况下，会导致无法测试最大的数据吞吐量。

-若未处于数据连续发送状态，则数据流控制模块拿到从指令解析与响应模块传来的待发送数据后，若数据缓存模块的发送区未满，则将待发送数据传递给数据缓存模块，等待被发送；若数据缓存模块的发送区已满，则丢弃该待发送数据。

对于数据接收，数据流控制模块首先读取控制寄存器模块的数据连续接收使能寄存器，判断测试卡是否处于数据连续接收状态：

-若处于数据连续接收状态，则数据流控制模块发现数据缓存模块中的接收区有数据时，将数据读出并直接丢弃。由此，在连续数据接收模式下，测试卡一接收到SPW数据就丢弃，保证SPW本地端的接收缓存常空，SPW接口就可以一直接收链路中的数据，以测试链路或网络的极限性能。若SPW本地端的接收缓存满的时候，由于SPW标准协议自带的流控制机制，为保证数据不丢失，在接收缓存不足够接收新数据时，SPW本地端的接口就不允许链路另一端的接口再发送数据，这就会导致链路吞吐量的下降。相反，由于USB连接的速率小于SPW链路，若将SPW数据都通过USB接口传至上位机，则SPW链路的数据吞吐量会受限于USB，在测试中就无法测出SPW端链路的极限性能。

-若未处于数据连续接收状态，则数据流控制模块发现数据缓存模块中的接收区有数据时，将数据读出并按照与上位机约定的数据格式打包，交给USB接口控制模块通过USB传至上位机。

基于上述模块，本发明的可脱机工作的高速SPW光纤链路测试卡能够实现的功能包括链路选择使能、自定义数据发送、实时数据接收显示、连续测试数据发送、数据连续接收、时间码周期发送和链路状态监控，具体的实现方式如下：

1)对于链路选择使能功能，在图1所示的示例中，测试卡上电默认4个SPW接口(2光2电)均不使能，对SPW链路保持静默状态。上位机可下发指令对控制寄存器模块中的链路使能寄存器信息进行改写，以选择使能哪一个SPW接口，SPW接口使能后将自动尝试进行链路初始化，初始化成功后将链路维持在随时可以收发数据的状态。SPW接口在被配置为使能时，一旦链路初始化成功，若数据缓存模块中有待发送的数据，使能的SPW接口就会在链路允许数据传输时自动将数据发送到SPW链路中去。若SPW接口从链路中收到了数据，则会在数据缓存模块的接收区未满时自动将数据写入数据缓存模块。若接收区已满时，SPW接口接收到了数据，数据将被缓存在SPW接口控制模块内部FIFO中，此时SPW标准协议规定的流控制机制会起作用，阻止链路另一端继续发送数据，直到本端SPW接口控制模块内部缓存的接收数据被读出才允许链路另一端继续发送数据。特别地，在测试卡工作中同一时刻只能使能一个SPW接口。

2)对于自定义数据发送功能，指令解析与响应模块接收到上位机发来的数据发送指令后，通知数据流控制模块，数据流控制模块则会在数据缓存模块的发送区未满时，将上位机下发的数据发送指令中的待发送数据净载荷写入数据缓存模块。若数据缓存模块中发送区已满，测试卡收到数据发送指令后将会把该指令中附带的数据静载荷丢弃。

3)对于实时数据接收显示功能，数据流控制模块实时监控数据缓存模块中的接收区状态，一旦接收到数据，若USB上传通道空闲，则按照与上位机的约定将数据打包后传递给USB接口控制模块，完成数据上传至上位机显示；若USB上传通道正被占用，则数据流控制模块先执行其他操作，待USB上传通道空闲后，再按照与上位机的约定将数据缓存模块中接收到的数据打包后传递给USB接口控制模块完成数据上传至上位机显示。

4)对于连续(测试)数据发送功能，包含两个部分。其一，上位机可通过寄存器修改指令对需要连续发送的测试数据进行配置，通过配置16字节的自定义字符串可改变测试数据内容，通过配置每个数据包中自定义字符串重复的次数可调整测试数据包的长度。指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器模块中相应的自定义字符串与重复次数字段进行修改。其二，上位机可通过寄存器修改指令对是否使能连续测试数据发送功能进行配置，指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器模块中相应的连续测试数据发送使能字段进行修改。在测试卡工作过程中，一旦通过控制寄存器模块检测到连续测试数据发送功能被启用，则会旁路自定义数据发送功能，不再响应上位机发来的数据发送指令，与此同时测试卡会按照控制寄存器模块中连续测试发送数据内容与重复次数字段的配置，在数据缓存模块中的发送区未满的情况下，自动生成相应格式的数据包连续写入发送区。

特别地，本发明的测试卡在使能了连续测试数据发送功能后，可以断开与上位机的连接，进行脱机工作，在脱机工作模式下，测试卡会一直按照当前配置连续发送测试数据，直到断电或者重新连接上位机通过上位机下发指令禁用连续测试数据发送功能。

5)对于数据连续接收功能，上位机可通过寄存器修改指令对数据连续接收功能是否使能进行配置，指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器模块中的数据连续接收使能字段进行修改。在测试卡工作过程中，一旦通过控制寄存器模块检测到数据连续功能被使能，数据流控制模块就将自动旁路实时数据接收显示功能，对所有接收区中的SPW数据实施读出丢弃处理，不再通过USB接口控制模块上传至上位机进行显示。

特别地，测试卡在使能了数据连续接收功能后，可以断开与上位机的连接，进行脱机工作，在脱机工作模式下，测试卡会一直按照当前配置丢弃所接收到的SPW数据，直到断电或者重新连接上位机通过上位机下发指令禁用数据连续接收功能。

6)对于时间码周期发送功能，包含两个部分。其一，上位机可通过寄存器修改指令对时间码发送周期进行配置，指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器模块中相应的时间码发送周期字段进行修改。其二，上位机可通过寄存器修改指令对是否使能时间码周期发送功能进行配置，指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器中相应的时间码周期发送使能字段进行修改。在测试卡工作过程中，一旦通过控制寄存器检测到时间码周期发送功能被启用，则会按照控制寄存器模块中时间码发送周期字段的配置，自动生成依次递增的时间码，周期性通过SPW接口控制模块发送出去。

特别地，测试卡在使能了时间码周期发送功能后，可以断开与上位机的连接，进行脱机工作，在脱机工作模式下，测试卡会一直按照当前配置周期性发送时间码，直到断电或者重新连接上位机通过上位机下发指令禁用时间码周期发送功能。

7)对于链路状态监控功能，包含三个部分。其一，控制寄存器模块实时监控链路初始化连接状态，将是否已经成功初始化记录在控制寄存器模块内相应字段，上位机可通过寄存器读取指令获取该字段值判断链路连接状态。指令解析与响应模块在收到上位机下发的寄存器读取指令后，按照解析结果将相应的链路初始化状态字段装载入控制寄存器读取返回包，上传给上位机。其二，控制寄存器模块实时统计链路运行状态，将已发送数据量、已发送正常数据包数、已发送错误数据包数、已接收数据量、已接收正常数据包数、已接收错误数据包数、链路初始化成功次数、链路断开次数记录在控制寄存器内相应字段，上位机可通过寄存器读取指令获取上述统计信息。指令解析与响应模块在收到上位机下发的寄存器读取指令后，按照解析结果将相应的统计信息记录字段装载入控制寄存器读取返回包，上传给上位机。其三，上位机可通过寄存器修改指令对控制寄存器内的统计信息字段进行清零，指令解析与响应模块在收到上位机下发的寄存器修改指令后，按照解析结果对控制寄存器中相应的统计信息字段字段进行清零，清零后控制寄存器模块将继续从0统计链路运行状态。

上述主控FPGA内部控制逻辑实现可脱机工作的高速SPW光纤链路测试卡的测试功能，其运行状态转移图如2所示。

测试卡上电后保持一小段时间的上电复位状态，进行ROM信息的读取以及各寄存器的初始化，随后开始正常工作，跳转到使能判断状态。

在使能判断状态中，程序读取控制寄存器模块中的链路使能寄存器，按照该寄存器的标记来控制使能测试卡上的哪一个SPW接口。

若寄存器指示不使能任何链路，则将所有SPW接口控制模块禁用，关闭链路，然后跳转到接收指令状态；若寄存器指示使能某一条链路，则将对应的SPW接口控制模块启用，允许其自动进行链路初始化连接，然后读取控制寄存器模块进行是否进行数据连续发送的判断。

若数据连续发送未使能，则跳转到时间码定时器判断状态；若数据连续发送使能，则按照控制寄存器模块中定义的测试数据包格式以及包长度向发送数据缓存中写入一个需连续发送的测试数据包(该包会在链路连接成功后由SPW接口控制模块自动发送出去)，然后跳转到时间码定时器判断状态。

在时间码定时器判断状态中，程序读取控制寄存器中的时间码定时器超时标志，判断是否需要发送时间码，当开启时间码自动发送功能后，控制寄存器模块会按照所配置的时间码发送周期自动维护一个定时器，产生时间码发送时刻标记，该定时器超时则表示此时应该发送时间码；当时间码自动发送功能未开启时，时间码定时器处于锁定状态，不会输出超时信息。若程序在定时器判断状态中发现定时器超时，则立即命令SPW接口控制模块产生一个比上个发送的时间码大1的时间码发送出去，然后程序跳转到接收指令状态；若未判断到定时器超时标记，则不发送时间码，直接跳转到接收指令状态。

在接收指令状态中，指令解析与响应模块从USB控制器缓存中读取上位机下发的指令数据。若读取到数据，且判断帧格式是测试卡定义的上位机指令格式，则认为接收到了上位机指令，跳转到指令解析状态；若未读取到数据，或判断帧格式不是测试卡定义的上位机指令格式，则认为未接收到上位机指令，跳转到接收数据状态。

在指令解析状态中，指令解析与响应模块根据测试卡预先定义的上位机指令格式，判断接收到的指令种类。若接收到了读寄存器指令，则跳转到读寄存器状态，按照指令中描述的寄存器地址，从控制寄存器模块中取出相应寄存器值，封装成控制寄存器读取返回包，通过USB接口控制模块发送给上位机，然后跳转到接收数据状态；若接收到了寄存器修改指令，则跳转到写寄存器状态，按照指令中描述的寄存器地址与需要写入的值，修改控制寄存器模块中相应寄存器的值，然后跳转到接收数据状态；若接收到了数据发送指令，则将该发送指令中包含的需要发送的数据包交给数据流控制模块，然后跳转到发送模式判断状态。

在发送模式判断状态中，数据流控制模块读取控制寄存器模块中的连续数据发送使能标志，判断测试卡的工作模式。若数据连续发送使能，则将待发送数据包丢弃，然后跳转到接收数据状态；若数据连续发送未使能，则进行发送缓存的判断。若发送区已满，则将待发送数据包丢弃，然后跳转到接收数据状态；若发送区未满，则将待发送数据包写入发送区(该包会在链路连接成功后由SPW接口控制模块自动发送出去)，然后跳转到接收数据状态。

在接收数据状态中，数据流控制模块检查接收缓存的状态，以判断是否接收到了SPW数据。若接收区中无数据，则程序跳转回使能判断状态；若接受区中有数据，则跳转到接受模式判断状态。

在接收模式判断状态中，数据流控制模块读取控制寄存器模块中的连续数据接收使能标志，判断测试卡的工作模式。若数据连续接收使能，则数据流控制模块将接收区中的数据包丢弃，然后跳转回使能判断状态；若数据连续接收未使能，则跳转到USB信道判断状态。

在USB信道判断状态中，数据流控制模块通知USB接口控制模块有数据包需要上传，之后USB接口控制模块检查USB信道状态。若USB通信忙，则数据流控制模块不从接收缓存搬移数据，接收缓存维持原状态不变，程序跳转回使能判断状态；若USB通信空闲，则数据流控制模块将接收缓存区中最先接收到的一个数据包转移到USB接口控制模块中，上传至上位机，然后跳转回使能判断状态。

综上，可脱机工作的高速SPW光纤链路测试卡运行过程，即在链路使能判断-数据连续发送判断-时间码发送判断、接收并解析响应上位机指令、接收SPW数据几种主要状态间循环工作，使测试卡能够在上位机控制下进行从机模式工作，或者使测试卡能够按照寄存器配置信息进行脱机模式工作。

当需要使用测试卡模拟SPW网络中普通节点时，可将测试卡连接至SPW电缆交换机或者光纤交换机后，通过上位机下发指令修改测试卡控制寄存器中的链路使能标志，使能测试卡上已进行物理连接的链路。上位机向测试卡下发包含有效数据载荷的自定义数据发送指令，测试卡即可按照接收指令-解析指令-发送模式判断-缓存判断-发送数据的流程实现用户指定SPW数据向测试网络中的发送。测试卡从测试网络中接收到SPW数据后，即可按照接收数据-接收模式判断-USB信道判断-数据上传的流程将收到的数据实时上传至上位机进行显示，用就能够直观的看到测试网络中本节点收到了什么数据。

当需要使用测试卡模拟SPW网络中的时间主控单元时，可将测试卡连接至SPW电缆交换机或者光纤交换机后，通过上位机下发指令修改测试卡控制寄存器中的链路使能标志，使能测试卡上已进行物理连接的链路。然后通过上位机下发指令修改测试卡控制寄存器中的时间码周期发送使能标志以及发送周期参数，测试卡即能够通过时间码定时器判断-发送时间码的流程实现定时向网络中广播递增时间码的功能。这种模式支持脱机工作。

当需要使用测试卡进行链路状态监控时，可将测试卡连接至SPW电缆交换机或者光纤交换机后，通过上位机下发指令修改测试卡的控制寄存器模块中的链路使能标志，使能测试卡上已进行物理连接的链路。然后进行自定义数据发送或者数据实时接收显示工作；或者通过上位机下发指令修改测试卡控制寄存器模块中的连续数据接收使能标志，开启测试卡的连续数据接收功能；或者通过上位机下发指令修改测试卡控制寄存器中的连续数据发送使能标志以及待发送的连续测试数据包长度以及各式信息，开启测试卡的连续测试数据发送功能。在各功能运行过程中，使用上位机向测试卡周期下发寄存器读取指令，读取测试卡中控制寄存器模块中的链路状态统计信息至上位机进行显示，即能够得知链路复位次数、正确收发数据总量、错误收发数据总量等信息，并可计算出上一秒内接受或发送的数据量以确定链路实际传输速率，实现链路状态的监控。

当需要采用一台上位机同时部署多个测试卡模拟多个SPW网络节点时，可依次将测试卡连接至SPW电缆交换机或者光纤交换机后，通过上位机下发指令修改测试卡控制寄存器模块中的链路使能标志，使能测试卡上已进行物理连接的链路，然后通过上位机下发指令修改测试卡控制寄存器模块中的连续数据接收使能标志，开启测试卡的连续数据接收功能，通过上位机下发指令修改测试卡控制寄存器模块中的连续数据发送使能标志以及待发送的连续测试数据包长度以及各式信息，开启测试卡的连续测试数据发送功能，之后断开测试卡与上位机之间的连接。该操作在多个连接至SPW网络的测试卡上依次执行后，就完成了多个脱机工作节点的部署，此时可用上位机连接任何一个测试卡，进行实时数据接收显示或链路状态监控，完成对所组建的SPW光纤或电缆网络的测试。

对于本领域的普通技术人员来说，在不脱离本申请创造构思的前提下，还可以对本发明的实施例做出若干变型和改进，这些都属于本申请的保护范围。

Claims (3)

1.一种可脱机工作的高速SpaceWire光纤链路测试卡，其特征在于，包括主控FPGA以及分别与所述主控FPGA连接的SPW接口、存储芯片和USB接口，所述USB接口与上位机互连，所述SPW接口包括SPW光纤接口和SPW电缆接口，

所述主控FPGA包括：

-SPW接口控制模块，包括分别控制所述SPW光纤接口和所述SPW电缆接口的相互独立的SPW链路控制逻辑模块，所述SPW链路控制逻辑模块用于按照SPW标准协议进行链路使能控制、数据发送/接收、时间码发送/接收；

-指令解析与响应模块，其用于解析所述上位机下发的指令，然后对测试卡执行相应的操作，并将结果返回给所述上位机；

-控制寄存器模块，其用于对所述上位机下发的指令以及SPW链路监控状态与统计信息进行暂存，以支持测试卡的脱机工作；所述控制寄存器模块包括测试卡工作模式寄存器和测试卡运行状态寄存器，

所述测试卡工作模式寄存器包括链路使能寄存器、数据连续发送使能寄存器、数据连续发送自定义字符串与重复次数寄存器、数据连续接收使能寄存器、时间码发送使能寄存器、时间码发送周期寄存器，

所述测试卡运行状态寄存器包括链路连接状态寄存器、已发送正常包数量寄存器、已发送数据总量寄存器、已发送错误包数量寄存器、已接收正常包数量寄存器、已接收数据总量寄存器、已接收错误包数量寄存器、链路初始化成功总次数寄存器、链路断开总次数寄存器；

-USB接口控制模块，其用于控制测试卡与所述上位机之间的USB数据包的发送与接收；

-数据流控制模块，其用于对测试卡发送与接收的数据进行控制；

-数据缓存模块，其包括发送区与接收区，用于对发送/接收数据流进行缓存，并进行SPW端与USB端之间的数据流速率匹配；

对于链路使能控制，所述SPW接口控制模块读取所述链路使能寄存器，判断需要使能某SPW接口或关闭所有SPW接口，若判断出需要使能某SPW接口，则与被使能的SPW接口对应的SPW链路控制逻辑模块按照SPW标准协议规定的逻辑运行，控制该SPW接口所连接到链路的连接与数据传输；

对于数据发送，当有SPW接口被使能的情况下，所述SPW接口控制模块查询所述数据缓存模块中有没有待发送的数据，若有需要发送的数据，则从所述数据缓存模块取出数据交给与被使能的SPW接口对应的SPW链路控制逻辑模块，按照SPW标准协议规定的逻辑将数据发送出去；

对于数据接收，当有SPW接口被使能的情况下，与被使能的SPW接口对应的SPW链路控制逻辑模块从使能的SPW接口接收到数据后，通知所述SPW接口控制模块，所述SPW接口控制模块将接收到的数据存入所述数据缓存模块中；

对于时间码发送，当有SPW接口被使能的情况下，所述SPW接口控制模块分别从所述时间码发送使能寄存器和所述时间码发送周期寄存器读取时间码发送使能标志与时间码发送周期，若所述SPW接口控制模块发现时间码发送被使能，则按照时间码发送周期配置循环运行的定时器，当定时器超时时，所述SPW接口控制模块控制与被使能的SPW接口对应的SPW链路控制逻辑模块，发送一个时间码，若所述SPW接口控制模块发现时间码发送未使能，则将定时器配置为永不超时，与被使能的SPW接口对应的SPW链路控制逻辑模块将不会发送时间码；

对于时间码接收，当有SPW接口被使能的情况下，与被使能的SPW接口对应的SPW链路控制逻辑模块从该SPW接口收到时间码后，通知所述SPW接口控制模块，SPW接口控制模块直接丢弃收到的时间码；

所述数据流控制模块读取所述数据连续发送使能寄存器，判断测试卡是否处于数据连续发送状态：

若判断测试卡处于数据连续发送状态，则所述数据流控制模块读取所述数据连续发送自定义字符串与重复次数寄存器，自行生成相应的数据包，在所述数据缓存模块的发送区未满时，将数据包传递给所述数据缓存模块，等待被发送，同时所述数据流控制模块丢弃从所述指令解析与响应模块传来的待发送数据；若判断测试卡未处于数据连续发送状态，则所述数据流控制模块在所述数据缓存模块的发送区未满时将从所述指令解析与响应模块传来的待发送数据传递给所述数据缓存模块，等待被发送，在所述数据缓存模块的发送区已满时，丢弃该待发送数据；

所述数据流控制模块读取所述数据连续接收使能寄存器，判断测试卡是否处于数据连续接收状态：

若判断测试卡处于数据连续接收状态，则所述数据流控制模块一发现所述数据缓存模块中的接收区有数据时，就将数据读出并直接丢弃；

若判断测试卡未处于数据连续接收状态，则所述数据流控制模块一发现所述数据缓存模块中的接收区有数据时，就将数据读出并将其按照与所述上位机约定的数据格式打包，由所述USB接口控制模块通过所述USB接口传至所述上位机；

所述上位机下发的指令包括寄存器修改指令、寄存器读取指令和数据发送指令，

当所述指令解析与响应模块判断所接收到的指令是所述寄存器修改指令时，根据所述寄存器修改指令中包含的寄存器地址以及寄存器值，通知所述控制寄存器模块将相应地址的寄存器修改为相应的值；

当所述指令解析与响应模块判断所接收到的指令是所述寄存器读取指令时，根据所述寄存器读取指令中包含的寄存器地址，从所述控制寄存器模块中获得相应地址的寄存器的值，然后打包成响应包，返回给所述上位机；

当所述指令解析与响应模块判断所接收到的指令是所述数据发送指令时，将所述数据发送指令中的待发送数据取出，交给所述数据流控制模块进行处理；

所述数据缓存模块自行判断其接收区与发送区是否有剩余空间，并将剩余空间的多少告知所述数据流控制模块与所述SPW接口控制模块，所述数据流控制模块与所述SPW接口控制模块基于剩余空间的多少决定是否能向所述数据缓存模块中继续写入数据或者从所述数据缓存模块里读取数据；

所述USB接口控制模块将所述上位机发来的USB数据传递给所述指令解析与响应模块，将所述指令解析与响应模块、所述数据流控制模块需要上传给所述上位机的数据通过所述USB接口发送给所述上位机。

2.根据权利要求1所述的测试卡，其特征在于，所述存储芯片包括用于进行数据缓存的RAM芯片和用于程序储存的ROM芯片。

3.根据权利要求1所述的测试卡，其特征在于，所述SPW光纤接口由SerDes收发器和光模块组成，所述SPW电缆接口由电缆连接器和LVDS收发器组成，所述USB接口由USB控制芯片与USB电缆连接器组成。

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