CN110134366B - 一种并行写入多通道fifo的方法及装置 - Google Patents

一种并行写入多通道fifo的方法及装置 Download PDF

Info

Publication number
CN110134366B
CN110134366B CN201910425241.3A CN201910425241A CN110134366B CN 110134366 B CN110134366 B CN 110134366B CN 201910425241 A CN201910425241 A CN 201910425241A CN 110134366 B CN110134366 B CN 110134366B
Authority
CN
China
Prior art keywords
data
channel
module
writing
spliced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201910425241.3A
Other languages
English (en)
Other versions
CN110134366A (zh
Inventor
张多利
王泽中
牛云鹏
郑强强
宋宇鲲
杜高明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei University of Technology
Original Assignee
Hefei University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei University of Technology filed Critical Hefei University of Technology
Priority to CN201910425241.3A priority Critical patent/CN110134366B/zh
Publication of CN110134366A publication Critical patent/CN110134366A/zh
Application granted granted Critical
Publication of CN110134366B publication Critical patent/CN110134366B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Abstract

本发明提供了一种并行写入多通道FIFO的方法，所述方法包括：S1，从多个通道同时接收多路数据；S2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存；S3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示。本发明在多通道FIFO在RAM外实现数据的位宽转换，利用位宽转换的时间对多个通道轮询写入，从而确保数据不会在拼接，写入和读取的流程中堆积导致读写中断，极大的提高了多通道FIFO的读写效率。

Description

一种并行写入多通道FIFO的方法及装置
技术领域
本发明涉及集成电路技术领域，尤其涉及一种并行写入多通道FIFO的实现方法。
背景技术
在数字集成电路设计领域，存储部件是大多数设计中不可或缺的部分，存储部件有RAM、ROM、FIFO、CAM等，其中FIFO(First-In-First-Out)是一种极为重要的存储部件，其在数据缓冲过程中使用先进先出的策略，可以顺序存储数据，并按同样的顺序将数据输出。FIFO具有灵活、方便、高效的特性，常用于缓冲数据流，数据流跨时钟域以及数据的位宽转换中，在FPGA设计中被广泛使用。
目前在设计中，对并行多通道FIFO的处理一般使用IP核向导生成多个FIFO，并为每个通道分配一个FIFO，各通道的数据流使用各自的FIFO进行缓冲。IP核向导使用BRAM资源生成FIFO，然而器件中BRAM的大小一般较大，用作FIFO时往往不需要这么大的容量，这将造成BRAM资源的浪费，且单块BRAM所能配置的最大位宽也具有一定限制，BRAM只支持配置成有限几种的深度和宽度模式，在处理较大位宽数据时，需要多块BRAM拼接，导致BRAM的浪费更加严重。在许多FPGA芯片中，BRAM都是一种有限的资源，尤其是一些低端的FPGA芯片中，BRAM数量更是稀缺，如果采用生成多个FIFO的方法，每个FIFO都会使用并浪费大量的BRAM资源，且被浪费的资源无法被其他FIFO重新利用，也不能被其他部分使用，特别是在FIFO数量需求较多、且每个FIFO的深度要求较小、但要求各FIFO能够在一定程度上并行写入时，经常出现总体存储容量充足，但存储器个数严重不足的问题。引起设计面积增加，设计频率下降等问题，严重时甚至会造成消耗的BRAM数量超过FPGA芯片中实际的BRAM数量，以致设计无法实现的情况。
因此，节约FIFO的资源消耗是FIFO的设计过程中需要考虑的一个重要问题，对于整个设计的性能改善也起到重要作用。
发明内容
本发明为了克服在多通道FIFO的资源消耗过大的问题，提出一种并行写入多通道FIFO的方法，所述方法用于将从多个通道同时接收的数据存储在数据存储模块中，所述方法包括：
S1，从多个通道同时接收多路数据；
S2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存；
S3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示。
更进一步地，所述方法还包括：S4，根据外部提供的读取请求，确定需要读取的通道，从所述数据存储模块的独立区域中读取外部请求通道的数据，并对该通道的读取状态进行状态标示。
更进一步地，在步骤S2中，对于每一个通道，在进行数据拼接过程中，首先确定单次拼接中所要拼接的数据数量，使其大于或等于所述通道的数量，当最后一个待拼接的数据输入时，将该数据和已拼接数据拼接后寄存。
更进一步地，在步骤S2中，对于每一个通道，在进行数据拼接过程中，各通道每个周期接收一个数据，并将所述数据与已接收的数据进行拼接。
更进一步地，在步骤S3中，对于每一个通道，在进行数据写入所述数据存储模块过程中，对完成拼接并寄存数据的通道标示为1，尚未完成拼接并寄存或寄存的数据已经写入所述数据存储模块的通道标示为0。
更进一步地，在步骤S3中，对于每一个通道，在将数据写入所述数据存储模块过程中，采用轮询策略每个周期将一个通道寄存的数据写入所述数据存储模块对应的独立区域，在轮询中只查询标示为1的通道，跳过标示为0的通道。
更进一步地，在步骤S4中，所根据外部提供的读取请求采用轮询策略，每个周期从所述数据存储模块中读取一个通道的数据并输出，轮询中根据外部请求来读取相应通道对应的独立区域。
一种并行写入多通道FIFO的装置，所述装置包括：数据转换模块、数据寄存模块、写控制模块、数据存储模块、读控制模块和状态指示模块；
其中，所述数据转换模块用于对各通道写入的小位宽数据进行缓存并拼接；
所述数据寄存模块用于寄存数据转换模块拼接形成的数据；
所述写控制模块将数据寄存模块中的数据写入所述数据存储模块；
所述数据存储模块用于存储数据；
所述读控制模块根据外部提供的读请求将数据读取并输出；
所述状态指示模块接受各通道的写入状态和读出状态并进行计数，并根据计数来确定个通道存储空间的空满情况，为外部逻辑提供空、满、可编程空、可编程满状态。
更进一步地，所述状态指示模块能够自行定义各通道FIFO内部有多少数据时，发出可编程空或可编程满信号。
更进一步地，所述数据存储模块为双口RAM。
本发明的有益效果是：
通过多通道FIFO在RAM外实现数据的位宽转换，利用位宽转换的时间对多个通道轮询写入，以此实现通过一个双口RAM完成多个通道的数据缓冲，通过轮询制度控制多通道读写使数据的拼接，写入和读取周期均大于等于通道数，从而确保数据不会在拼接，写入和读取的流程中堆积导致读写中断，极大的提高了多通道FIFO的读写效率。
同时，在RAM中为不同通道划分独立的地址空间，确保了各通道数据的独立性，有效利用了FIFO IP核所浪费的BRAM资源，大大节约了多通道FIFO的资源消耗，提高了BRAM资源利用率，缓解了设计时FPGA芯片中BRAM资源紧张的问题。同时，在FPGA设计中，较少的BRAM资源使用可以减小设计面积，提高设计频率，因此对设计的性能表现也有重要帮助。
附图说明
图1是本发明实施例提供的一种并行写入多通道FIFO的方法示意图；
图2是本发明实施例提供的一种并行写入多通道FIFO的装置示意图；
图3是本发明一实施方式的FIFO结构示意图；
图4是本发明一实施方式的数据转换模块内部结构示意图；
图5是本发明一实施方式的数据转换模块到数据寄存模块工作流程示意图；
图6是本发明一实施方式的数据存储模块内部结构示意图；
图7是本发明一实施方式的读控制模块轮询示意图。
具体实施方式
下面结合说明书附图1-7对本发明的具体技术方案作进一步地描述。
如附图1所示本发明提出的一种并行写入多通道FIFO方法包括：
步骤1，从多个通道同时接收多路数据。
步骤2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存。
对于每个通道，在数据进行拼接的过程中，确定单次拼接中所要拼接的数据数量，使其大于或等于所述通道的数量。
各通道每个周期都接收一个数据，将该数据和已接收的数据进行拼接，当最后一个待拼接的数据输入时，并将该数据和已拼接数据拼接后寄存。
步骤3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示。
在将数据写入数据存储模块过程中，对于每一个通道，将已完成拼接并寄存数据的通道标示为1，尚未完成拼接并还在继续拼接数据或寄存的数据已经写入所述数据存储模块的通道标示为0。数据拼接可以在数据转换模块中进行。
采用轮询策略，只查询标示为1的通道，跳过标示为0的通道，每个周期将一个通道寄存的数据写入所述数据存储模块对应的独立区域。
步骤4，根据外部提供的读取请求，确定需要读取的通道，从所述数据存储模块的独立区域中读取外部请求通道的数据，并对该通道的读取状态进行状态标示。
读取数据时，采用轮询策略，根据外部请求每个周期读取相应通道在数据存储模块中对应的独立区域内最早存入的数据并输出。
如附图2所示，用于执行本发明方法的装置，该装置包括：数据转换模块、数据寄存模块、写控制模块、数据存储模块、读控制模块、状态指示模块。
其中，数据转换模块用于对各通道写入的小位宽数据分别进行缓存并拼接。每个通道设有一个对应的数据转换寄存器，在多通道并行写入时，若各通道输入数据位宽为N，则数据转换模块将输入数据拼接为位宽为xN的数据，x为大于或等于通道数量且不为零的整数。各通道的数据转换寄存器数据存储位宽为(x-1)N，在接收到第x个N位宽数据时，它将这个数据和自身寄存器中的(x-1)N位宽数据一起送入数据寄存模块，转换成位宽是xN的数据。
数据寄存模块用于寄存数据转换模块拼接形成的数据。每个通道设有一个对应的数据寄存器，在多通道并行写入时，其存储由数据转换模块拼接的xN位宽数据。由于各通道采用轮询写入的策略，在数据拼接完成后不一定恰好可以将数据写入数据存储模块，因此需要进行寄存。该模块的主要目的是在读写控制模块轮询其他通道时，暂时寄存数据，确保数据转换模块不会因为等待轮询而中断数据接受。数据寄存模块中每个通道的寄存器都设有标志位，有数据存入该数据寄存器中时，该标志位为1，没有数据存入或者数据已经写入数据存储模块时，该标志位为0。
写控制模块将数据寄存模块中的数据写入数据存储模块，写入方式采用轮询策略，写控制模块在向数据存储模块写入数据时只查询标志位为1的寄存器，并按顺序在每个周期将一个通道的数据存入数据存储模块中该通道对应的独立区域，同时告知状态指示模块该通道在本周期写入了数据。
数据存储模块用于存储数据，该模块为一个双口RAM，其读写位宽均为xN，将其内部按照地址划分出多个独立的区域，将不同通道的数据分别存储在该通道对应的内部独立的地址空间中。RAM中独立区域数量等于通道数量，区域的大小即为对应通道的FIFO的存储空间大小。
读控制模块根据外部提供的读请求确定需要查询的通道，从数据存储模块中该通道对应的区域将数据读取并输出，读控制模块采用轮询的方式读出双口RAM中的数据，轮询中读控制模块只查询外部请求读取的通道对应的数据，同时告知状态指示模块该通道在本周期读出了数据。
状态指示模块对读写控制模块的读写数据量进行计数，为外部提供空、满、可编程空、可编程满信号。状态指示模块用于指示各通道数据在数据存储模块中的存储状态，该模块根据读出和写入数据量来判定RAM中各通道存储的数据量，提供空、满、可编程空、可编程满状态，以反馈给外部各通道用于判断何时开始或是停止对FIFO的读写。
如附图3所示，本发明实施例一个实施方式的结构示意图，为八通道并行写入FIFO。假设输入数据位宽为64位，输出数据位宽为512位，各通道FIFO深度为64，八通道数据并行写入。
数据转换模块R1由8个数据位宽为448位的寄存器以及外部逻辑构成，每个通道拥有一个寄存器，每个寄存器划分为位宽为64的7个部分，数据并行写入数据转换模块R1中，在各自的寄存器中进行缓冲和拼接。
如图4-5所示，以第一个通道为例，第一个数据写入reg00，第二个数据写入reg01，以此类推，第七个数据写入reg06，此时，得到一个位宽为448的数据。当第八个数据data07到来时，不将其写入数据转换模块R1，数据转换模块R1直接将内部reg00到reg06的数据输出并与data07一起写入数据寄存模块R2，输出数据后数据转换模块R1的寄存器能够进行清空，并继续接受数据，或采用覆盖的方式继续接受数据。
数据寄存模块R2由8个512位寄存器及外部逻辑构成，8个寄存器分别为R2_0，R2_1，R2_2，R2_3，R2_4，R2_5，R2_6，R2_7，每个通道对应一个独立的512位寄存器，以及一个指示寄存器中是否有数据的标志位，当寄存器中没有数据时，对应的标志位为0。以通道一为例，在接收到数据转换模块R1拼接的通道一的512位数据后，将其写入数据寄存模块R2中寄存器R2_0，同时将R2_0标志位置为1。在写控制模块R3向其请求数据时，将数据输出并写入数据存储模块R4，此时若R1正在向R2_0写入数据，则保持标志位为1，等待下一次轮询，否则将标志位置为0。
写控制模块R3采取轮询策略，对数据寄存模块R2的八个寄存器以从R2_0到R2_7的顺序进行轮询，若查询到标志位不为1的寄存器，由于其中没有数据，直接跳过该寄存器，不消耗周期，若查询到数据寄存模块R2中某寄存器对应的标志位为1，则代表该寄存器有数据需要写入FIFO，在该周期内，写控制模块R3执行如下操作：将寄存器内数据取出，写入数据存储模块R4中该数据所在通道对应的地址，并告知状态指示模块R6该通道在本周期写入了一个数据。一次轮询过程最多会消耗8个周期，而数据拼接完成需要8个周期，不会出现R1数据向R2中写入，而R2中数据未取出的情况，保证了数据畅通。
如图6所示，数据存储模块R4为一个深度和输入输出位宽均为512位的双口RAM，数据存储模块R4内部根据地址划分出了8个区域，每个区域地址深度为64，各区域相互独立，地址区间0-63为通道一的存储区间，地址区间64-127为通道二的存储区间，以此类推，地址区间448-511为通道八的存储区间，写控制模块R3写入的数据根据地址送入不同的存储区间，各存储区间由于地址的独立而不会出现数据混乱的情况。
如图7所示，读控制模块R5采用轮询制度，从R4中以地址区间0-63到地址区间448-511的顺序读出各通道数据，读控制模块R5，若通道没有读请求，则在轮询时跳过该通道对应的区间，若通道有读请求，则R5在当前周期执行如下操作：遵循先入先出的原则，将最先写入的数据的地址发送给R4，以读出数据，同时更新该通道下一个数据的地址，并且告知状态指示模块R6该通道本周期读出了一个数据。数据转换模块R1拼接一个512位宽数据需要8个周期才能完成，而读控制模块R5一次轮询最多需要8个周期，因此不会出现数据在数据存储模块R4中堆积导致FIFO满数据以致写入中断的情况。
状态指示模块R6接受各通道的写入状态和读出状态，在检测到某一通道写入数据时，对计数器加1，读出时，计数器减1，若同时读写，则计数器不变，以此计算各通道在数据存储模块R4中存储的数据的量，并根据数据量来提供空、满、可编程空、可编程满状态给外部逻辑，其中可编程空、可编程满信号可以自行定义FIFO内部存储了多少数据时发出信号，外部逻辑可以在检测到某一通道空或可编程空信号时停止读取该通道数据，或者在检测到满或可编程满信号时停止向该通道写入数据。
虽然本发明已经以较佳实施例公开如上，但实施例并不是用来限定本发明的。在不脱离本发明之精神和范围内，所做的任何等效变化或润饰，同样属于本发明之保护范围。因此本发明的保护范围应当以本申请的权利要求所界定的内容为标准。

Claims (7)

1.一种并行写入多通道FIFO的方法，所述方法用于将从多个通道同时接收的数据存储在数据存储模块中，所述方法包括：
S1，从多个通道同时接收多路数据；
S2，对每个通道输入的数据分别进行拼接，并且当所拼接数据达到预定数量后，对拼接后获得的数据分别按通道进行寄存；
S3，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将对于每个通道所拼接并寄存的数据分别写入该通道所对应的独立区域，并对该通道的写入状态进行状态标示，
在步骤S2中，对于每一个通道，在进行数据拼接过程中，首先确定单次拼接中所要拼接的数据数量，使其大于或等于所述通道的数量，当最后一个待拼接的数据输入时，将该数据和已拼接数据拼接后寄存，数据寄存模块用于寄存拼接形成的数据，每个通道设有一个对应的数据寄存器，数据寄存模块中每个通道的寄存器都设有标志位，有数据存入该数据寄存器中时，该标志位为1，没有数据存入或者数据已经写入数据存储模块时，该标志位为0，在步骤S2中，对于每一个通道，在进行数据拼接过程中，各通道每个周期接收一个数据，并将所述数据与已接收的数据进行拼接。
2.根据权利要求1所述的并行写入多通道FIFO的方法，其特征在于，所述方法还包括：S4，根据外部提供的读取请求，确定需要读取的通道，从所述数据存储模块的独立区域中读取外部请求通道的数据，并对该通道的读取状态进行状态标示。
3.根据权利要求1所述的并行写入多通道FIFO的方法，其特征在于，在步骤S3中，对于每一个通道，在进行数据写入所述数据存储模块过程中，对完成拼接并寄存数据的通道标示为1，尚未完成拼接并寄存或寄存的数据已经写入所述数据存储模块的通道标示为0。
4.根据权利要求3所述的并行写入多通道FIFO的方法，其特征在于，在步骤S3中，对于每一个通道，在将数据写入所述数据存储模块过程中，采用轮询策略每个周期将一个通道寄存的数据写入所述数据存储模块对应的独立区域，在轮询中只查询标示为1的通道，跳过标示为0的通道。
5.根据权利要求2所述的并行写入多通道FIFO的方法，其特征在于，在步骤S4中，根据外部提供的读取请求采用轮询策略，每个周期从所述数据存储模块中读取一个通道的数据并输出，轮询中根据外部请求来读取相应通道对应的独立区域。
6.一种并行写入多通道FIFO的装置，所述装置包括：数据转换模块、数据寄存模块、写控制模块、数据存储模块、读控制模块和状态指示模块，所述装置用于执行权利要求1中所述的方法；
其中，所述数据转换模块用于对各通道写入的小位宽数据进行缓存并拼接；
所述数据寄存模块用于寄存数据转换模块拼接形成的数据；
所述写控制模块将数据寄存模块中的数据写入所述数据存储模块；
所述数据存储模块用于存储数据；
所述读控制模块根据外部提供的读请求将数据读取并输出；
所述状态指示模块接受各通道的写入状态和读出状态并进行计数，并根据计数来确定个通道存储空间的空满情况，为外部逻辑提供空、满、可编程空、可编程满状态。
7.根据权利要求6所述的并行写入多通道FIFO的装置，其特征在于，所述状态指示模块能够自行定义各通道FIFO内部有多少数据时，发出可编程空或可编程满信号。
CN201910425241.3A 2019-05-21 2019-05-21 一种并行写入多通道fifo的方法及装置 Expired - Fee Related CN110134366B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910425241.3A CN110134366B (zh) 2019-05-21 2019-05-21 一种并行写入多通道fifo的方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910425241.3A CN110134366B (zh) 2019-05-21 2019-05-21 一种并行写入多通道fifo的方法及装置

Publications (2)

Publication Number Publication Date
CN110134366A CN110134366A (zh) 2019-08-16
CN110134366B true CN110134366B (zh) 2022-10-11

Family

ID=67572060

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910425241.3A Expired - Fee Related CN110134366B (zh) 2019-05-21 2019-05-21 一种并行写入多通道fifo的方法及装置

Country Status (1)

Country Link
CN (1) CN110134366B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113132654A (zh) * 2020-01-10 2021-07-16 西安诺瓦星云科技股份有限公司 多视频源拼接处理方法及装置和视频拼接器
CN111797117A (zh) * 2020-07-02 2020-10-20 北京润科通用技术有限公司 一种数据处理方法及装置
CN115004654A (zh) * 2020-11-27 2022-09-02 西安诺瓦星云科技股份有限公司 数据传输方法、装置、通信系统、存储介质和处理器
WO2022109975A1 (zh) * 2020-11-27 2022-06-02 华为技术有限公司 存储芯片、存储设备及其访问方法
CN113867637B (zh) * 2021-09-27 2024-04-16 上海星秒光电科技有限公司 多通道的数据快速存储方法、装置、电子设备及存储介质
CN114647516B (zh) * 2022-05-20 2022-08-23 沐曦集成电路(上海)有限公司 基于多输入单输出的fifo结构的gpu数据处理系统
CN116719485B (zh) * 2023-08-09 2023-11-03 苏州浪潮智能科技有限公司 基于fpga的数据读写方法及读写单元与fpga

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439966A (zh) * 2003-03-28 2003-09-03 北京港湾网络有限公司 多通道先进先出数据缓冲存储装置
CN2632767Y (zh) * 2003-03-28 2004-08-11 港湾网络有限公司 多通道先进先出数据缓冲存储装置
CN102833145A (zh) * 2011-06-16 2012-12-19 中兴通讯股份有限公司 一种自适应动态调整带宽的装置及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7574541B2 (en) * 2004-08-03 2009-08-11 Lsi Logic Corporation FIFO sub-system with in-line correction
CN101309258B (zh) * 2007-05-18 2012-11-21 华为技术有限公司 高速以太网介质无关接口码块的分发和接收方法及装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1439966A (zh) * 2003-03-28 2003-09-03 北京港湾网络有限公司 多通道先进先出数据缓冲存储装置
CN2632767Y (zh) * 2003-03-28 2004-08-11 港湾网络有限公司 多通道先进先出数据缓冲存储装置
CN102833145A (zh) * 2011-06-16 2012-12-19 中兴通讯股份有限公司 一种自适应动态调整带宽的装置及方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
A flexible high-rate USB2 data acquisition system for PET and SPECT imaging;J. Proffitt等;《IEEE Nuclear Science Symposium Conference Record》;IEEE;20060227;第2971-2975页 *
一种多通道共享读写SDRAM的仲裁方法;张思政;《电子制作》;20181001(第19期);全文 *
基于RAM存储阵列的并行多通道FIFO设计;袁亚鹏等;《微电子学与计算机》;20181205(第12期);全文 *
示波功率仪底层软件的设计与实现;郑兴;《中国优秀硕士学位论文全文数据库（电子期刊）》;20180915(第9期);第I135-301页 *

Also Published As

Publication number Publication date
CN110134366A (zh) 2019-08-16

Similar Documents

Publication Publication Date Title
CN110134366B (zh) 一种并行写入多通道fifo的方法及装置
CN110134365B (zh) 一种多通道并行读出fifo的方法及装置
CN112084136B (zh) 队列缓存管理方法、系统、存储介质、计算机设备及应用
US7733892B2 (en) Buffer management method based on a bitmap table
CN102096648B (zh) 基于fpga的实现多路突发数据业务缓存的系统及方法
CN105573711B (zh) 一种数据缓存方法及装置
EP2908251B1 (en) Method and device for processing data
US9128633B2 (en) Semiconductor memory device and method of operating the semiconductor memory device
CN104407809A (zh) 多通道fifo缓冲器及其控制方法
CN101777031B (zh) 直接存储器存取控制器以及数据传输方法
CN115080455B (zh) 一种计算机芯片、计算机板卡、存储空间分配方法及装置
CN107783727B (zh) 一种内存设备的访问方法、装置和系统
CN115221082B (zh) 一种数据缓存方法、装置及存储介质
US20030056073A1 (en) Queue management method and system for a shared memory switch
US7870310B2 (en) Multiple counters to relieve flag restriction in a multi-queue first-in first-out memory system
US7698475B2 (en) DMA transfer control apparatus for performing direct memory access transfer from a transfer source to a transfer destination
CN111181874B (zh) 一种报文处理方法、装置及存储介质
KR100288177B1 (ko) 메모리 액세스 제어 회로
CN116955247B (zh) 一种缓存描述符管理装置及其方法、介质、芯片
US8363653B2 (en) Packet forwarding method and device
CN110968538B (zh) 一种数据缓冲方法和装置
US9093133B2 (en) Buffer for ordering out-of-order data, and corresponding integrated circuit and method for managing a buffer
JPH0833869B2 (ja) データ処理装置
CN101924931B (zh) 一种数字电视psi/si信息发包系统及方法
JP2533958B2 (ja) デ―タ先行セット装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20221011

CF01 Termination of patent right due to non-payment of annual fee