CN110098803B - 一种数字上变频系统和多载波中频合路电路 - Google Patents

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    • H03D7/16—Multiple-frequency-changing
    • H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature

Abstract

本发明公开了一种数字上变频系统和多载波中频合路电路。该数字上变频系统包括：数字基带调制器，用于生成同相信号和正交信号；数字上变频器，耦接数字基带调制器，用于对同相信号和正交信号进行上变频，包括：两组数字上变频组，其中一组用于处理同相信号，另一组用于处理正交信号；每组数字上变频组包括：第一滤波器，用于对同相信号或正交信号进行滤波；第一插值器，耦接第一滤波器，用于对第一滤波器的输出信号进行插值；第二滤波器，耦接第一插值器，用于对第一插值器的输出信号进行滤波；数字混频器，耦接数字上变频器，用于将上变频后的同相信号和正交信号进行混频，以得到目标信号。通过上述方式，本发明能够缩小数字上变频系统的体积。

Description

一种数字上变频系统和多载波中频合路电路
技术领域
本发明涉及通信领域，特别是涉及一种数字上变频系统和多载波中频合路电路。
背景技术
为了适应市场需求，专网通信系统由单载波系统发展到多载波系统，但是当前的数字集群多载波方案采用的是模拟分合路技术，模拟分合路技术存在基站设备体积大，载波数量少等缺陷。
在公网领域，数字中频合路已经具有成熟的技术，但是在窄带专网领域，数字中频合路仍然没有有效实现。公网的带宽与专网不同，不能简单的通过修改公网数字中频合路的带宽来实现窄带数字中频合路。
发明内容
本发明主要解决的技术问题是提供一种数字上变频系统和多载波中频合路电路，能够缩小数字上变频系统的体积。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种数字上变频系统，包括：数字基带调制器，用于将接收到的基带信号进行调制，生成同相信号和正交信号；数字上变频器，耦接所述数字基带调制器，用于对所述同相信号和所述正交信号进行上变频；其中，所述数字上变频器包括：两组数字上变频组，其中一组用于处理所述同相信号，另一组用于处理所述正交信号；每组所述数字上变频组包括：第一滤波器，对所述同相信号或所述正交信号进行滤波；第一插值器，耦接所述第一滤波器，用于对所述第一滤波器的输出信号进行插值；第二滤波器，耦接所述第一插值器，用于对所述第一插值器的输出信号进行滤波；数字混频器，耦接所述数字上变频器，用于将所述数字上变频器输出的上变频后的所述同相信号和所述正交信号进行混频，以得到目标信号。
其中，所述第一滤波器为有限长单位冲激响应滤波器；所述第一滤波器的通带带宽为0.4fs至0.5fs；和/或所述第一滤波器的阻带带宽为fs至1.5fs；和/或所述第一滤波器的带外抑制大于80dB；和/或所述第一滤波器的带内平坦度小于0.05dB；其中，fs表示为所述同相信号或所述正交信号的符号速率。
其中，所述第一插值器的插值数小于10。
其中，所述第二滤波器为级联积分梳状滤波器。
其中，每组所述数字上变频组还包括：第三滤波器，耦接所述第一插值器，用于对所述第一插值器的输出信号进行滤波；第二插值器，耦接所述第三滤波器，用于对所述第三滤波器的输出信号进行插值。
其中，所述第三滤波器为有限长单位冲激响应滤波器。
其中，每组所述数字上变频组还包括：第四滤波器，耦接所述第二插值器，用于对所述第二插值器的输出信号进行滤波；第三插值器，耦接所述第四滤波器，用于对所述第四滤波器输出的信号进行插值。
其中，所述第一插值器和所述第二插值器的插值数均为偶数。
其中，所述第三滤波器和所述第四滤波器均为半带滤波器。
其中，所述数字混频器包括：数字控制振荡器，用于输出正弦信号和余弦信号；第一乘法器，耦接所述数字控制振荡器和一组所述数字上变频组，用于将所述正弦信号与经过所述数字上变频组处理的同相信号相乘；第二乘法器，耦接所述数字控制振荡器和另一组所述数字上变频组，用于将所述余弦信号与经过所述数字上变频器处理的正交信号相乘；加法器，耦接所述第一乘法器和所述第二乘法器，用于将所述第一乘法器的输出信号和所述第二乘法器的输出信号相加以得到所述目标信号。
其中，所述数字控制振荡器输出的信号频率小于所述数字控制振荡器采样速率的一半与所述基带信道带宽的一半的差。
其中，所述数字混频器还包括：第三乘法器，位于所述第一乘法器和所述加法器之间，耦接所述第一乘法器、所述数字混频器和所述加法器，用于将上变频后的所述正弦信号与所述第一乘法器的输出信号相乘；第四乘法器，位于所述第二乘法器和所述加法器之间，耦接所述第二乘法器、所述数字混频器和所述加法器，用于将上变频后的所述正弦信号和所述第二乘法器的输出信号相乘；延迟电路，耦接所述同相信号，用于延迟所述经过所述数字上变频器处理的同相信号。减法器，耦接所述加法器和所述延迟电路，用于将所述延迟电路的输出信号和所述加法器的输出信号相减，以得到所述目标信号。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种多载波中频合路电路，包括：至少一个如上所述的数字上变频系统；合路器，耦接所述至少一个数字上变频系统，用于对所述至少一个数字上变频系统的输出信号进行合并；增益控制器，耦接所述合路器，用于对所述合路器的输出信号的功率进行控制。
本发明的有益效果是：区别于现有技术的情况，本发明简化数字上变频系统中数字上变频器的结构，采用了更少的电子元件，可以有效缩小数字上变频系统的体积。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明提供的数字上变频系统的第一实施例的结构示意图；
图2是本发明提供的数字上变频系统的第二实施例的结构示意图；
图3是本发明提供的数字上变频系统的第三实施例的结构示意图；
图4是本发明提供的数字上变频系统的第四实施例的结构示意图；
图5是本发明提供的数字上变频系统的第五实施例的结构示意图；
图6是本发明提供的多载波中频合路电路的一实施例的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1，图1是本发明提供的数字上变频系统的第一实施例的结构示意图。数字上变频系统10包括：数字基带调制器11、数字上变频器12和数字混频器13。数字基带调制器11用于将接收到的基带信号进行调制，生成同相信号(I)和正交信号(Q)，数字上变频器12耦接数字基带调制器11，用于对同相信号(I)和正交信号(Q)进行上变频，数字混频器13耦接数字上变频器12，用于将数字上变频器12输出的上变频后的同相信号(I)和正交信号(Q)进行混频，以得到目标信号。
因为，数字上变频器12需要对同相信号(I)和正交信号(Q)进行上变频，因此，数字上变频器12包括两组数字上变频组121和122，分别用于处理同相信号(I)和正交信号(Q)。在本实施场景中，数字上变频组121用于处理同相信号(I)，包括：第一滤波器1211、第一插值器1212和第二滤波器1213。第一滤波器1211用于对同相信号(I)进行滤波，第一插值器1212耦接第一滤波器1211，用于对第一滤波器1211的输出信号进行插值，第二滤波器1213耦接第一插值器1212，用于对第一插值器1212的输出信号进行滤波。数字上变频组122用于处理正交信号(Q)，其结构与数字上变频组121一致，此处不再进行赘述。
在本实施场景中，数字基带调制器11为GMSK(高斯最小频移键控，GaussianFiltered Minimum Shift Keying)调制器。GMSK是一种简单的二进制调制方法。经过数字基带调制器11的调制后，基带信号被调制为零中频同相信号(I)和零中频正交信号(Q)。GMSK调制器调制基带信号的过程为本领域现有技术，因此此处不再进行赘述。在其他实施场景中，数字基带调制器11还可以是其他调制器，例如MSK(Minimum Shift Keying，最小频移键控)调制器、TFM(tamed frequency modulation，平滑调频)调制器、SFSK(SinusoidalFrequency Shift Keying，正弦频移键控)调制器等。
零中频同相信号(I)和零中频正交信号(Q)分别传输至数字上变频组121和数字上变频组122。由于数字上变频组121和数字上变频组122结构相同，对信号的处理方法也相同，因此，此处以数字上变频组121对零中频同相信号(I)处理过程进行举例说明。
零中频同相信号(I)传输至数字上变频组121中的第一滤波器1211，第一滤波器1211对零中频同相信号(I)进行滤波。若用fs表示为该零中频同相信号(I)的符号速率，则第一滤波器1211的参数设置满足下列条件中的至少一项：第一滤波器1211的通带带宽为0.4fs至0.5fs、第一滤波器1211的阻带带宽为fs至1.5fs、第一滤波器1211的带外抑制大于80dB、第一滤波器1211的带内平坦度小于0.05dB。在本实施场景中，第一滤波器1211的参数满足以上全部条件。在本实施场景中，第一滤波器1211为FIR(Finite Impulse Response，有限长单位冲激响应)滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。因此，采用FIR滤波器作为第一滤波器1211，处理得到的信号更稳定。当第一滤波器1211的参数符合上述条件中的至少一项时，第一滤波器1211的滤波效果更好，可以有效去除基带参数中的噪音。
零中频同相信号(I)经过第一滤波器1211的滤波处理后，传输至第一插值器1212进行插值。经过第一插值器1212的插值处理后，得到中频同相信号(I)，该中频同相信号(I)的频率根据第一插值器1212的插值数确定。插值器实现插值的方法为本领域现有技术，此处不再进行赘述。
第一插值器1212的插值处理后得到的中频同相信号(I)传输至第二滤波器1213，因为零中频同相信号(I)经过第一滤波器1211的滤波处理后，虽然滤除掉了大部分的噪声，但是经过第一插值器1212的插值处理后可能会增加新的噪声，因此需要在第一插值器1212后设置第二滤波器1213，对第一插值器1212的插值处理后得到的中频同相信号(I)进行滤波，以滤除其中的噪声。在本实施场景中，第二滤波器1213为CIC(Cascade Integral Comb，级联积分梳状)滤波器，CIC滤波器是多速率滤波器，在数字系统中主要用于实现大采样率变化的数字滤波。第二滤波器1213采用CIC滤波器可以实现对频率提升若干倍的(即大采样率变化)的中频同相信号(I)的有效滤波处理。
零中频正交信号(Q)经过同样的处理得到中频正交信号(Q)。
经过数字上变频器12处理后的中频同相信号(I)和中频正交信号(Q)传输至数字混频器13，经过数字混频器13的混频处理后得到目标信号。
通过上述描述可知，本实施例通过合理设置第一滤波器的参数，使得第一滤波器的滤波效果得到了很大的提升，从而可以仅采用两级滤波器就能满足对信号噪声的滤波要求，采用了更少的电子元件，可以有效缩小数字上变频系统的体积。
请参阅图2，图2是本发明提供的数字上变频系统的第二实施例的结构示意图。数字上变频系统10包括：数字基带调制器11、数字上变频器22和数字混频器13。其结构、连接关系以及功能与本发明提供的数字上变频系统的第一实施例基本一致，此处不再进行赘述。
与本发明提供的数字上变频系统的第一实施例中的数字上变频器12相同，数字上变频器22包括两组数字上变频组221和222，分别用于处理同相信号(I)和正交信号(Q)。在本实施场景中，数字上变频组221用于处理同相信号(I)，包括：第一滤波器2211、第一插值器2212、第三滤波器2213、第二插值器2214和第二滤波器2215。第一滤波器2211用于对同相信号(I)进行滤波，第一插值器2212耦接第一滤波器2211，用于对第一滤波器2211的输出信号进行插值，第三滤波器2213耦接第一插值器2212，对第一插值器的输出信号进行滤波，第二插值器2214耦接第三滤波器2213，用于对第三滤波器2213的输出信号进行第二次插值，第二滤波器2215耦接第二插值器2214，用于对第二插值器2214的输出信号进行滤波。数字上变频组222用于处理正交信号(Q)，其结构与数字上变频组221一致，此处不再进行赘述。
本实施例中数字基带调制器11与本发明提供的数字上变频系统的第一实施例中的数字基带调制器11为相同的组件，此处不再进行赘述。
基带信号经数字基带调制器11处理后生成零中频同相信号(I)和零中频正交信号(Q)，分别传输至数字上变频器22的数字上变频组221和数字上变频组222。由于数字上变频组221和数字上变频组222结构相同，对信号的处理方法也相同，因此，此处以数字上变频组221对零中频同相信号(I)处理过程进行举例说明。
零中频同相信号(I)传输至数字上变频组221中的第一滤波器2211，第一滤波器2211对零中频同相信号(I)进行滤波。若用fs表示为该零中频同相信号(I)的符号速率，则第一滤波器2211的参数满足下列条件中的至少一项：第一滤波器2211的通带带宽为0.4fs至0.5fs、第一滤波器2211的阻带带宽为fs至1.5fs、第一滤波器2211的带外抑制大于80dB、第一滤波器2211的带内平坦度小于0.05dB。在本实施场景中，第一滤波器2211的参数满足以上全部条件。在本实施场景中，第一滤波器2211为FIR(Finite Impulse Response，有限长单位冲激响应)滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。因此，采用FIR滤波器作为第一滤波器2211，处理得到的信号更稳定。当第一滤波器2211的参数符合上述条件中的至少一项时，第一滤波器2211的滤波效果更好，可以有效去除基带参数中的噪音。
零中频同相信号(I)经过第一滤波器2211的滤波处理后，传输至第一插值器2212进行插值。经过第一插值器2212的插值处理后，得到中频同相信号(I)，该中频同相信号(I)的频率根据第一插值器2212的插值数确定。插值器实现插值的方法为本领域现有技术，此处不再进行赘述。插值器插值数越高，得到的中频同相信号(I)的频率就越高，从而对后续滤波器的要求越高，在本实施场景中，由于用于处理第一插值器2212的输出信号的第三滤波器2213为FIR滤波器，其单位抽样响应是有限长的，因此，若第一插值器2212的插值数过高会影响其滤波的效果，因此第一插值器2212的插值数不超过10，以避免给后续的滤波操作带来过高的负担，从而影响最后生成的目标信号的质量。
第一插值器2212的插值处理后得到的中频同相信号(I)传输至第三滤波器2213，因为零中频同相信号(I)经过第一滤波器2211的滤波处理后，虽然滤除掉了大部分的噪声，但是经过第一插值器2212的插值处理后可能会增加新的噪声，因此需要在第一插值器2212后设置第三滤波器2213，对第一插值器2212的插值处理后得到的中频同相信号(I)进行滤波，以滤除其中的噪声。在本实施场景中，第三滤波器2213为FIR(Finite ImpulseResponse，有限长单位冲激响应)滤波器，处理得到的信号更稳定。
由于第一插值器2212的插值不超过10，因此，可能无法满足所需的频率要求，因此经过第三滤波器2213的滤波后的中频同相信号(I)传输至第二插值器2214，进行第二次插值，第二插值器2214的插值数可以根据实际需要设置，可以大于10也可以小于等于10。
经过第二插值器2214插值后的中频同相信号(I)具有的目标信号所需的频率，但是由于在之前的滤波处理中无法完全滤除噪音，且在插值处理中可能会增加新的噪音，因此经过第二插值器2214插值后的中频同相信号(I)传输至第二滤波器2215，进行滤波，以滤除其中的噪音，得到信号质量高的中频同相信号(I)以用于进行混频。第二滤波器2215为CIC(Cascade Integral Comb，级联积分梳状)滤波器，CIC滤波器是多速率滤波器，在数字系统中主要用于实现大采样率变化的数字滤波。第二滤波器2215采用CIC滤波器可以实现对频率进行了两次提升，具有较高频率的中频同相信号(I)的有效滤波处理。
零中频正交信号(Q)经过同样的处理得到中频正交信号(Q)。
经过数字上变频器32处理后的中频同相信号(I)和中频正交信号(Q)传输至数字混频器13，经过数字混频器13的混频处理后得到目标信号。
通过上述描述可知，本实施例通过合理设置第一滤波器的参数，使得第一滤波器的参数得到了很大的提升，可以有效减少设备中所需的滤波器的个数，从而可以有效缩小数字上变频系统的体积。
请参阅图3，图3是本发明提供的数字上变频系统的第三实施例的结构示意图。数字上变频系统10包括：数字基带调制器11、数字上变频器32和数字混频器13。其结构、连接关系以及功能与本发明提供的数字上变频系统的第一实施例基本一致，此处不再进行赘述。
与本发明提供的数字上变频系统的第一实施例中的数字上变频器12相同，数字上变频器22包括两组数字上变频组221和222，分别用于处理同相信号(I)和正交信号(Q)。在本实施场景中，数字上变频组221用于处理同相信号(I)，包括：第一滤波器3211、第一插值器3212、第三滤波器3213、第二插值器3214、第四滤波器3215、第三插值器3216和第二滤波器3217。第一滤波器3211用于对同相信号(I)进行滤波，第一插值器3212耦接第一滤波器3211，用于对第一滤波器3211的输出信号进行插值，第三滤波器3213耦接第一插值器3212，对第一插值器3212的输出信号进行滤波，第二插值器3214耦接第三滤波器3213，用于对第三滤波器3213的输出信号进行第二次插值，第四滤波器3215耦接第二插值器3214，用于对第二插值器3214的输出信号进行滤波，第三插值器3216耦接第四滤波器3215，用于对第四滤波器3215输出的信号进行插值，第二滤波器3217耦接第三插值器3216，用于对第三插值器3216输出的信号进行滤波。数字上变频组322用于处理正交信号(Q)，其结构与数字上变频组321一致，此处不再进行赘述。
本实施例中数字基带调制器11与本发明提供的数字上变频系统的第一实施例中的数字基带调制器11为相同的组件，此处不再进行赘述。
基带信号经数字基带调制器11处理后生成零中频同相信号(I)和零中频正交信号(Q)，分别传输至数字上变频器32的数字上变频组321和数字上变频组322。由于数字上变频组321和数字上变频组322结构相同，对信号的处理方法也相同，因此，此处以数字上变频组321对零中频同相信号(I)处理过程进行举例说明。
零中频同相信号(I)传输至数字上变频组321中的第一滤波器3211，第一滤波器3211对零中频同相信号(I)进行滤波。若用fs表示为该零中频同相信号(I)的符号速率，则第一滤波器3211的参数满足下列条件中的至少一项：第一滤波器3211的通带带宽为0.4fs至0.5fs、第一滤波器3211的阻带带宽为fs至1.5fs、第一滤波器3211的带外抑制大于80dB、第一滤波器3211的带内平坦度小于0.05dB。在本实施场景中，第一滤波器3211的参数满足以上全部条件。在本实施场景中，第一滤波器3211为FIR(Finite Impulse Response，有限长单位冲激响应)滤波器，又称为非递归型滤波器，是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位抽样响应是有限长的，因而FIR滤波器是稳定的系统。因此，采用FIR滤波器作为第一滤波器3211，处理得到的信号更稳定。当第一滤波器3211的参数符合上述条件中的至少一项时，第一滤波器3211的滤波效果更好，可以有效去除基带参数中的噪音。
零中频同相信号(I)经过第一滤波器3211的滤波处理后，传输至第一插值器3212进行插值。经过第一插值器3212的插值处理后，得到中频同相信号(I)，该中频同相信号(I)的频率根据第一插值器3212的插值数确定。插值器实现插值的方法为本领域现有技术，此处不再进行赘述。插值器插值数越高，得到的中频同相信号(I)的频率就越高，从而对后续滤波器的要求越高，在本实施场景中，由于用于处理第一插值器3212的输出信号的第三滤波器3213为HB滤波器，因此，若第一插值器3212的插值数过高会影响其滤波的效果，因此第一插值器3212的插值数不超过10，以避免给后续的滤波操作带来过高的负担，从而影响最后生成的目标信号的质量。
第一插值器3212的插值处理后得到的中频同相信号(I)传输至第三滤波器3213，因为零中频同相信号(I)经过第一滤波器3211的滤波处理后，虽然滤除掉了大部分的噪声，但是经过第一插值器3212的插值处理后可能会增加新的噪声，因此需要在第一插值器3212后设置第三滤波器3213，对第一插值器3212的插值处理后得到的中频同相信号(I)进行滤波，以滤除其中的噪声。在本实施场景中，第三滤波器3213为HB(half-band，半带)滤波器，半带滤波器是一种特殊的FIR滤波器，其阶数只能为偶数，长度为奇数。由于半带滤波器比普通的FIR滤波器节省近一半的乘法运算，因此非常适合于2倍抽取(抽取后通带内不会有频谱混叠)，通过半带滤波器的级联即可实现2^N倍抽取。
由于第一插值器3212的插值不超过10，因此，可能无法满足所需的频率要求，因此经过第三滤波器3213的滤波后的中频同相信号(I)传输至第二插值器3214，进行第二次插值，同样的，由于第四滤波器3215为HB滤波器，因此，第二插值器3214的插值也不超过10，以免影响第四滤波器3215的滤波效果。
经过第二插值器3214插值后的中频同相信号(I)具有的目标信号所需的频率，但是由于在之前的滤波处理中无法完全滤除噪音，且在插值处理中可能会增加新的噪音，因此经过第二插值器3214插值后的中频同相信号(I)传输至第四滤波器3215，进行滤波。第四滤波器3215与第三滤波器3213对应，也是HB滤波器，由于HB滤波器是2倍速率抽取，因此需要成对出现，以实现更好的滤波效果。第四滤波器3215对第二插值器3214输出的中频同相信号(I)进行滤波，以滤除其中的噪声。
由于第一插值器3212和第二插值器3214的插值数均不超过10，因此有可能无法达到目标信号所需的频率，因此，在第四滤波器3215对第二插值器3214输出的中频同相信号(I)进行滤波后，该信号传输至第三插值器3216，进行第三次插值，以满足目标信号的需求。第三插值器3216的插值数可以根据实际需要设置，可以大于10也可以小于等于10。
经过第三插值器3216插值后，中频同相信号(I)传输至第二滤波器3127以滤除其中的噪音，得到信号质量高的中频同相信号(I)以用于进行混频。第二滤波器3217为CIC(Cascade Integral Comb，级联积分梳状)滤波器，CIC滤波器是多速率滤波器，在数字系统中主要用于实现大采样率变化的数字滤波。第二滤波器3217采用CIC滤波器可以实现对频率进行了两次提升，具有较高频率的中频同相信号(I)的有效滤波处理。
零中频正交信号(Q)经过同样的处理得到中频正交信号(Q)。
经过数字上变频器32处理后的中频同相信号(I)和中频正交信号(Q)传输至数字混频器13，经过数字混频器13的混频处理后得到目标信号。
通过上述描述可知，本实施例通过合理设置第一滤波器的参数，使得第一滤波器的参数得到了很大的提升，可以有效减少设备中所需的滤波器的个数，从而可以有效缩小数字上变频系统的体积。
请参阅图4，图4是本发明提供的数字上变频系统的第四实施例的结构示意图。数字上变频系统40包括：数字基带调制器41、数字上变频器42和数字混频器43。其结构、连接关系以及功能与本发明提供的数字上变频系统的第一实施例基本一致，此处不再进行赘述。其中，数字上变频器42包括数字上变频组421和422，为本发明提供的数字上变频系统第一实施例至第三实施中的任何一个数字上变频器。
数字混频器43包括：数字控制振荡器431、第一乘法器432、第二乘法器433和加法器434。数字控制振荡器431为用于输出正弦信号和余弦信号，第一乘法器432耦接数字控制振荡器431和数字上变频组421，用于将数字控制振荡器431输出的余弦信号与经过数字上变频组421处理的同相信号(I)相乘。第二乘法器433耦接数字控制振荡器431和数字上变频组422，用于将数字控制振荡器431输出的正弦信号与经过数字上变频组422处理的正交信号(Q)相乘。加法器434耦接第一乘法器432和第二乘法器433，用于将第一乘法器432的输出信号和第二乘法器433的输出信号相加以得到目标信号。
为了避免输出的目标信号会受到相位噪声的影响，在本实施场景中，数字控制振荡器431输出的信号的中心频率小区域数字控制振荡器431和采样速率的一半和基带信道带宽的一半的差，否则，数字控制振荡器431的输出信号的频率将会影响混频后生成的目标信号的相位噪声。
在本实施场景中，通过将经过数字上变频器42处理的中频同相信号(I)和中频正交信号(Q)分别与数字控制振荡器431输出的正弦信号和余弦信号相乘后相加。设中频同相信号(I)和中频正交信号(Q)的频率为α，则中频同相信号(I)为cosα，中频正交信号(Q)为sinα。设数字控制振荡器431输出的信号的频率为β，则正弦信号为sinβ，余弦信号为cosβ。可以推断出，得到的目标信号为cosαcosβ+sinαsinβ。该目标信号同时与了频率α和频率β相关，频率变化范围更大。且仅采用一次混频就可以达到较大的频率变化范围。没有采用复中频结构，可以有效减少射频链路。
通过上述描述可知，本实施例中通过将中频同相信号(I)和中频正交信号(Q)分别与数字控制振荡器输出的正弦信号和余弦信号相乘后相加，可以通过一次混频实现混频目的，没有采用复中频结构，可以有效减少射频链路，从而减小数字上变频系统的体积。
请参阅图5，图5是本发明提供的数字上变频系统的第五实施例的结构示意图。数字上变频系统40包括：数字基带调制器41、数字上变频器42和数字混频器53。其结构、连接关系以及功能与本发明提供的数字上变频系统的第一实施例基本一致，此处不再进行赘述。其中，数字上变频器42包括数字上变频组421和422，为本发明提供的数字上变频系统第一实施例至第三实施中的任何一个数字上变频器。
数字混频器53包括：数字控制振荡器531、第一乘法器532、第二乘法器533、第三乘法器534、第四乘法器535、加法器536、延迟电路537和减法器538。数字控制振荡器531为用于输出正弦信号和余弦信号，第一乘法器532耦接数字控制振荡器531和数字上变频组421，用于将数字控制振荡器531输出的正弦信号与经过数字上变频组421处理的同相信号(I)相乘。第二乘法器533耦接数字控制振荡器531和数字上变频组422，用于将数字控制振荡器531输出的余弦信号与经过数字上变频组422处理的正交信号(Q)相乘。第三乘法器534位于第一乘法器532和加法器536之间，耦接第一乘法器532、数字控制振荡器531和加法器536，用于将上变频后的正弦信号与第一乘法器532的输出信号相乘。第四乘法器535位于第二乘法器533和加法器536之间，耦接第二乘法器533和加法器535，用于将上变频后的正弦信号和第二乘法器533的输出信号相乘。加法器536耦接第三乘法器534和第四乘法器535，用于将第三乘法器534和第四乘法器535的输出信号相加。延迟电路537耦接经过数字上变频组421处理的同相信号(I)，用于延迟经过数字上变频组421处理的同相信号(I)。减法器538耦接加法器536和延迟电路537，用于将延迟电路537的输出信号和加法器536的输出信号相减，以得到目标信号。
在本实施场景中，通过将经过数字上变频器42处理的中频同相信号(I)和中频正交信号(Q)分别与数字控制振荡器431输出的正弦信号和余弦信号相乘，将乘积在分别乘以正弦信号后相加，再与延迟电路537延迟后的中频同相信号(I)相减，得到目标信号。
设中频同相信号(I)和中频正交信号(Q)的频率为α，则中频同相信号(I)为cosα，中频正交信号(Q)为sinα。设数字控制振荡器531输出的信号的频率为β，则正弦信号为sinβ，余弦信号为cosβ。则第三乘法器534的输出信号为cosαcosβcosβ，第四乘法器535的输出信号为sinαsinβcosβ，则加法器536的输出信号为cosαcosβcosβ+sinαsinβcosβ，将该信号积化和差，得到cosα(1/2cos2β+1/2)+1/2sinαsin2β，展开整理可得1/2cosαcos2β+1/2sinαsin2β+1/2cosα，再进行积化和差得到1/2cos(α+2β)+1/2cosα。为了消除冗余项1/2cosα，引入加权项，由于电路存在延迟，为了最末级求和电路的保证加权项信号与冗余项信号同相，并与延迟电路537的输出信号相减，得到减法器538的输出值1/2cos(α+2β)+1/2cosα-1/2cosα，整理可得1/2cos(α+2β)。输出信号频率为α+2β，即使用频率范围为0～β的数字控制振荡器531，可以得到0～2β频率变化范围的信号。
通过上述描述可知，本实施例中采用两极混频结构使得目标信号的频率变化范围更大，可以有效减少射频链路，从而减小数字上变频系统的体积。
请参阅图6，图6是本发明提供的一种多载波中频合路电路的一实施例的结构示意图。多载波中频合路电路60包括至少一个如图1-图5所示的数字上变频系统61、合路器62和增益控制器63。合路器62耦接至少一个数字上变频系统61，用于对至少一个数字上变频系统61的输出信号进行合并。增益控制器63耦接合路器62用于对合路器62的输出信号的功率进行控制。
在另一个实施场景中，数字中频发射机有四个发射通道，每个通道中频带宽为15Mhz，子载波带宽为25Khz，可以经过该多载波中频合路电路60发射到800M，410M，380M，350M频段，由于中频带宽与子载波带宽相同，根据需求每个中频通道可以与每个射频接口连接，适应于不同频段的专网通信。在其他实施场景中，通道数也可根据不同的应用修改。
通过上述描述可知，本实施例中通过采用的数字上变频系统的结构简单，运用的较少的滤波器，因而具有更小的体积，所以该多载波中频合路电路的体积较小，采用了更少的电子元件，可以节约空间和资源。
区别于现有技术，本发明通过合理设置第一滤波器的参数，使得第一滤波器的滤波效果得到了很大的提升，从而可以仅采用两级滤波器就能满足对信号噪声的滤波要求，采用了更少的电子元件，可以有效缩小数字上变频系统的体积，节约了空间和资源。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (11)

1.一种数字上变频系统，其特征在于，包括：
数字基带调制器，用于将接收到的基带信号进行调制，生成同相信号和正交信号；
数字上变频器，耦接所述数字基带调制器，用于对所述同相信号和所述正交信号进行上变频；
其中，所述数字上变频器包括：两组数字上变频组，其中一组用于处理所述同相信号，另一组用于处理所述正交信号；每组所述数字上变频组包括：
第一滤波器，对所述同相信号或所述正交信号进行滤波；
第一插值器，耦接所述第一滤波器，用于对所述第一滤波器的输出信号进行插值；
第二滤波器，耦接所述第一插值器，用于对所述第一插值器的输出信号进行滤波；
数字混频器，耦接所述数字上变频器，用于将所述数字上变频器输出的上变频后的所述同相信号和所述正交信号进行混频，以得到目标信号；
所述数字混频器包括：数字控制振荡器，用于输出正弦信号和余弦信号；
第一乘法器，耦接所述数字控制振荡器和一组所述数字上变频组，用于将所述余弦信号与经过所述数字上变频组处理的同相信号相乘；
第二乘法器，耦接所述数字控制振荡器和另一组所述数字上变频组，用于将所述正弦信号与经过所述数字上变频器处理的正交信号相乘；
加法器，耦接所述第一乘法器和所述第二乘法器，用于将所述第一乘法器的输出信号和所述第二乘法器的输出信号相加以得到所述目标信号；
第三乘法器，位于所述第一乘法器和所述加法器之间，耦接所述第一乘法器、所述数字控制振荡器和所述加法器，用于将所述余弦信号与所述第一乘法器的输出信号相乘；
第四乘法器，位于所述第二乘法器和所述加法器之间，耦接所述第二乘法器、所述数字控制振荡器和所述加法器，用于将所述余弦信号和所述第二乘法器的输出信号相乘；
延迟电路，耦接所述同相信号，用于延迟所述经过所述数字上变频器处理的同相信号；
减法器，耦接所述加法器和所述延迟电路，用于将所述延迟电路的输出信号和所述加法器的输出信号相减，以得到所述目标信号。
2.根据权利要求1所述的数字上变频系统，其特征在于，所述第一滤波器为有限长单位冲激响应滤波器；
所述第一滤波器的通带带宽为0.4fs至0.5fs；和/或
所述第一滤波器的阻带带宽为fs至1.5fs；和/或
所述第一滤波器的带外抑制大于80dB；和/或
所述第一滤波器的带内平坦度小于0.05dB；
其中，fs表示为所述同相信号或所述正交信号的符号速率。
3.根据权利要求1所述的数字上变频系统，其特征在于，
所述第一插值器的插值数小于10。
4.根据权利要求1所述的数字上变频系统，其特征在于，
所述第二滤波器为级联积分梳状滤波器。
5.根据权利要求1所述的数字上变频系统，其特征在于，每组所述数字上变频组还包括：
第三滤波器，耦接所述第一插值器，用于对所述第一插值器的输出信号进行滤波；
第二插值器，耦接所述第三滤波器，用于对所述第三滤波器的输出信号进行插值。
6.根据权利要求5所述的数字上变频系统，其特征在于，
所述第三滤波器为有限长单位冲激响应滤波器。
7.根据权利要求5所述的数字上变频系统，其特征在于，每组所述数字上变频组还包括：
第四滤波器，耦接所述第二插值器，用于对所述第二插值器的输出信号进行滤波；
第三插值器，耦接所述第四滤波器，用于对所述第四滤波器输出的信号进行插值。
8.根据权利要求7所述的数字上变频系统，其特征在于，
所述第一插值器和所述第二插值器的插值数均为偶数。
9.根据权利要求7所述的数字上变频系统，其特征在于，
所述第三滤波器和所述第四滤波器均为半带滤波器。
10.根据权利要求1所述的数字上变频系统，其特征在于，
所述数字控制振荡器输出的信号频率小于所述数字控制振荡器采样速率的一半与基带信道带宽的一半的差。
11.一种多载波中频合路电路，其特征在于，包括：
至少一个如权利要求1-10任一项所述的数字上变频系统；
合路器，耦接所述至少一个数字上变频系统，用于对所述至少一个数字上变频系统的输出信号进行合并；
增益控制器，耦接所述合路器，用于对所述合路器的输出信号的功率进行控制。
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