CN110072114A - 用于静态霍夫曼表生成的全并行频数生成电路结构与方法 - Google Patents

Abstract

本发明公开一种用于静态霍夫曼表生成的全并行频数生成电路结构与方法，包括257个Cell子模块以及信号发生模块；每个Cell子模块存储有符号值SYMBOL和该符号值对应的频数值FREQ；各Cell子模块接收信号Input_symbol，当前子模块的输出信号Freq_out与Symbol_Out接入下一级子模块，分别作为下一级子模块的输入的控制信号Freq_Right和Symbol_Right；下一级子模块根据输入的控制信号决定自身存储的符号值SYMBOL和频数值FREQ是否发生变化，以实现更新的功能。本发明所提出的电路结构和方法能够有效地减小霍夫曼表生成的时间，提高图片编码效率。

Description

用于静态霍夫曼表生成的全并行频数生成电路结构与方法

技术领域

本发明涉及数字图像编码芯片设计技术领域，具体为一种用于静态霍夫曼表生成的全并行频数生成电路结构与方法。

背景技术

霍夫曼编码是可变长编码的一种，由Huffman于1952年提出，其基本的实现原理是先对图像数据扫描一遍，经过DCT、量化、Zigzag排序、DC/AC系数中间符号转换等操作，再统计出其中各种符号出现的概率，按概率的出现的频率对应每个字符生成不同长度的唯一码字，由此得到一张图像的霍夫曼码表。最后，用对应码字来替换经过中间符号转换后的字符。由于霍夫曼码表中出现频率大的字符对应码字长度短，频率小的字符对应的码字长度长，所以最后得到的码流相比原数据会显著减小，这样就可以达到压缩数据的目的。

针对固有霍夫曼表与被压缩数据关联性较小、压缩率较低的问题，现有基于静态霍夫曼编码方法采用了统计图片或者码块中所有符号实际频数的策略，进而精确地给出所有符号频数，最终提升了压缩率。但是，该方法需要在图片编码前对图片扫描一遍，增大了图片处理时间，降低了图片编码效率。

发明内容

针对上述问题，本发明的目的在于提供一种能够有效地减小霍夫曼表生成的时间，提高图片编码效率的用于静态霍夫曼表生成的全并行频数生成电路结构与方法。技术方案如下：

一种用于静态霍夫曼表生成的全并行频数生成电路结构，包括257个Cell子模块：Cell_0子模块、Cell_1子模块、…、Cell_256子模块，以及信号发生模块；每个Cell子模块存储有符号值SYMBOL和该符号值对应的频数值FREQ；输入字符值的范围为0-255，Cell_256子模块用于提供取反码点；各Cell子模块接收信号Input_symbol，当前子模块的输出信号Freq_out与Symbol_out接入下一级子模块，分别作为下一级子模块的输入的控制信号Freq_Right和Symbol_Right；下一级子模块根据输入的控制信号决定自身存储的符号值SYMBOL和频数值FREQ是否发生变化；被输入新的一个字符后，该子模块存储的对应的符号频数值FREQ发生改变，从而更新该子模块的控制信号Symbol_EN，Freq_New 和Symbol_Set；信号Symbol_EN通过所述信号发生模块更新信号Shift_EN的值来选定需要更新的子模块，选定完成后，通过信号Freq_New 和Symbol_Set来实现对各个模块的更新。

一种全并行频数生成方法，每个Cell子模块包含置位Freq_New、保持Freq_0和移位Freq_Right三种更新方式，更新方式的选择由输入的控制信号shift_EN、Min_EN、SORT；Freq_Right、Freq_New、Freq _0的大小关系，以及Symbol_Set、Symbol_0、Symbol_ Right的大小关系来选择；shift_EN控制子模块数据的更新；若shift_EN为1，表示该子模块需要更新，若为0，则该子模块的值保持不变；Min_EN为1表示该模块符号最小，则将其频数置零，符号置为左边子模块的符号；当SORT为1，shift_EN为1，Min_EN为0时，则根据Freq_Right、Freq_New、Freq_0的关系来判断。

进一步的，所述判断的过程如下：

步骤1：.若Freq_Right等于Freq_New，需要将符号值SYMBOL大的放在右边；即若Symbol_ Right大于等于Symbol_Set，则将该子模块符号和频数都置位为左边子模块的值；若Symbol_0大于Symbol_Set或者Freq _0不等于Freq_Right，则将该子模块符号和频数都置位；若都不满足，则符号和频数值都保持不变；若Freq_Right不等于Freq_New，则进入步骤2；

步骤2：若Freq_New等于Freq _0，则将符号值SYMBOL大的放在右边；即若Symbol_0大于Symbol_Set，则将该子模块符号和频数都置位，否则保持不变；若Freq_New不等于Freq _0，则进入步骤3；

步骤3：若Freq_New大于Freq_Right，则将该子模块的符号和频数都置为左边子模块的值；否则进入步骤4；

步骤4.若Freq_New大于Freq _0，则将该子模块的符号和频数置位，否则进入步骤5；

步骤5：若以上条件都不满足，则该子模块里的值保持不变。

更进一步的，还包括代表新统计的字符的输入信号Input_symbol，其与子模块中的寄存器Symbol_0作对比，若Input_symbol与Symbol_0相等，则使能信号Symbol_EN变为1。

更进一步的，还包括能够判断当前子模块的频数值FREQ是否为0的输出信号Z_EN，用于在主电路中寻找两个非零的且频数最小的符号，并在第二阶段中使用。

本发明的有益效果是：本发明所提出的电路结构和方法能够有效地减小霍夫曼表生成的时间，提高图片编码效率。

附图说明

图1为本发明256个Cell 模块电路结构图。

图2为本发明Cell子模块工作流程。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细说明。全并行频数生成电路结构共257(0~256)个Cell子模块，Cell子模块的作用：Cell子模块会根据输入的控制信号来决定自身存储的符号和频数是否发生变化，即主要实现更新的功能。每个子模块存储着符号值SYMBOL和该符号值对应的频数值FREQ。输入字符的范围为0-255，Cell_256模块的作用是为了提供取反码点，因此图中不再给出。SORT信号来自外部，是排序模块工作的使能信号。若SORT信号为1，表示需要进行排序，否则所有子模块的值保持不变。

输入的数据，输出都能对应更新，将信号Input_symbol接入所有的子模块中。当前Cell模块的输出信号Freq_out与Symbol_out接入下一级Cell的输入控制信号Symbol_Right和Freq_Right，如图1所示。

工作机制为：当输入新的一个字符后，其子模块存储的对应的符号频数会发生改变，从而更新子模块的控制信号Symbol_EN，Freq_New 和Symbol_Set。之后，信号Symbol_EN通过Signals_Generating 模块更新新信号Shift_EN的值来选定需要更新的Cell 模块，选定完成后，通过信号Freq_New 和Symbol_Set来实现对各个模块的更新。这样就实现了根据输入的数据对256个Cell模块进行更新的功能，使各个模块输出的符号是按频数大小排序的，控制信号的更新采用组合逻辑实现，节省时间周期，实时更新数据。

具体流程如图2所示：

对于一个Cell来说，控制信号决定该模块最终输出的FREQ和SYMBOL 信号。每个子模块内部都包含置位（Freq_New），保持（Freq_0）移位(Freq_Right)三种更新方式，更新方式的选择由输入的控制信号shift_EN、Min_EN、SORT；Freq_Right、Freq_New、Freq _0的大小关系；Symbol_Set、Symbol_0、Symbol_ Right的大小关系来选择。

shift_EN控制子模块数据的更新。若shift_EN为1，表示此子模块需要更新，若其为0，则该子模块的值保持不变；Min_EN为1的模块表示该模块符号最小，则将其频数置零，符号置为左边子模块的符号；

当SORT为1，shift_EN为1，Min_EN为0时，则根据Freq_Right、Freq_New、Freq _0的关系来判断：

1.若Freq_Right等于Freq_New，需要将SYMBOL值大的放在右边。即若Symbol_ Right大于等于Symbol_Set，则将该子模块符号和频数都置位为左边子模块的值，若Symbol_0大于Symbol_Set或者Freq _0不等于Freq_Right，则将该子模块符号和频数都置位。若都不满足，则符号和频数值都保持不变。若Freq_Right不等于Freq_New，则进入“步骤2”。

2.若Freq_New等于Freq _0，同样需要将SYMBOL值大的放在右边。即若Symbol_0大于Symbol_Set，则将该子模块符号和频数都置位。否则保持不变。若Freq_New不等于Freq _0，则进入“步骤3”。

3.若Freq_New大于Freq_Right，则将该子模块的算符号和频数都置为左边子模块的值。否则进入“步骤4”。

4.若Freq_New大于Freq _0，将该子模块的符号和频数置位。否则进入“步骤5”。

5.若以上条件都不满足，则该子模块里的值保持不变。

另外，该子模块还有几个输入输出信号。Input_symbol为输入信号，代表新统计的字符，与子模块中的寄存器Symbol_0作对比，若Input_symbol与Symbol_0相等，则使能信号Symbol_EN会变为1（Symbol_EN信号为输出信号，用来在外部做一些数据更新的判断）。

最后还存在一个判断该子模块的FERQ值是否为0的输出信号Z_EN（图中未示出），主要用来在主电路中寻找两个非零的且频数最小的符号，在第二阶段会使用。

Claims (5)

1.一种用于静态霍夫曼表生成的全并行频数生成电路结构，其特征在于，包括257个Cell子模块：Cell_0子模块、Cell_1子模块、…、Cell_256子模块，以及信号发生模块；每个Cell子模块存储有符号值SYMBOL和该符号值对应的频数值FREQ；输入字符的值的范围为0-255，Cell_256子模块用于提供取反码点；各Cell子模块接收信号Input_symbol，当前子模块的输出信号Freq_out与Symbol_out接入下一级子模块，分别作为下一级子模块的输入的控制信号Freq_Right和Symbol_Right；下一级子模块根据输入的控制信号决定自身存储的符号值SYMBOL和频数值FREQ是否发生变化；被输入新的一个字符后，该子模块存储的对应的符号频数值FREQ发生改变，从而更新该子模块的控制信号Symbol_EN，Freq_New 和Symbol_Set；信号Symbol_EN通过所述信号发生模块更新信号Shift_EN的值来选定需要更新的子模块，选定完成后，通过信号Freq_New 和Symbol_Set来实现对各个模块的更新。

2.一种采用权利要求1所述的电路结构进行的全并行频数生成方法，其特征在于，每个Cell子模块包含置位Freq_New、保持Freq_0和移位Freq_Right三种更新方式，更新方式的选择由输入的控制信号shift_EN、Min_EN、SORT；Freq_Right、Freq_New、Freq _0的大小关系，以及Symbol_Set、Symbol_0、Symbol_ Right的大小关系来选择；shift_EN控制子模块数据的更新；若shift_EN为1，表示该子模块需要更新，若为0，则该子模块的值保持不变；Min_EN为1表示该模块符号最小，则将其频数置零，符号置为左边子模块的符号；当SORT为1，shift_EN为1，Min_EN为0时，则根据Freq_Right、Freq_New、Freq_0的关系来判断。

3.根据权利要求2所述的全并行频数生成方法，其特征在于，所述判断的过程如下：

步骤1：若Freq_Right等于Freq_New，需要将符号值SYMBOL大的放在右边；即若Symbol_Right大于等于Symbol_Set，则将该子模块符号和频数都置位为左边子模块的值；若Symbol_0大于Symbol_Set或者Freq _0不等于Freq_Right，则将该子模块符号和频数都置位；若都不满足，则符号和频数值都保持不变；若Freq_Right不等于Freq_New，则进入步骤2；

步骤2：若Freq_New等于Freq _0，则将符号值SYMBOL大的放在右边；即若Symbol_0大于Symbol_Set，则将该子模块符号和频数都置位，否则保持不变；若Freq_New不等于Freq _0，则进入步骤3；

步骤3：若Freq_New大于Freq_Right，则将该子模块的符号和频数都置为左边子模块的值；否则进入步骤4；

步骤4.若Freq_New大于Freq _0，则将该子模块的符号和频数置位，否则进入步骤5；

步骤5：若以上条件都不满足，则该子模块里的值保持不变。

4.根据权利要求3所述的全并行频数生成方法，其特征在于，还包括代表新统计的字符的输入信号Input_symbol，其与子模块中的寄存器Symbol_0作对比，若Input_symbol与Symbol_0相等，则使能信号Symbol_EN变为1。

5.根据权利要求3所述的全并行频数生成方法，其特征在于，还包括能够判断当前子模块的频数值FREQ是否为0的输出信号Z_EN，用于在主电路中寻找两个非零的且频数最小符号，并在第二阶段中使用。