CN110045258A - 一种使用伪随机序列信号作为电压应力的nbti效应的测试方法 - Google Patents

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Abstract

本发明公开了一种使用伪随机序列信号作为电压应力的NBTI效应的测试方法，包括使用FPGA产生伪随机序列信号，在经过电压调整后施加到PMOS器件的栅极，器件的源极、漏极及衬底均接地，将器件置于60℃～200℃的高温环境下，最后使用半导体参数测试仪适时介入测试器件相关参数的动态加速试验测试方法。本发明能够更加准确的测试PMOS器件的NBTI效应。

Description

一种使用伪随机序列信号作为电压应力的NBTI效应的测试 方法
技术领域
本发明涉及半导体可靠性领域，特别是关于一种加速负偏置温度不稳定效应测试并更精确的预测PMOS器件热载流子寿命预测。
背景技术
随着集成电路发展到深亚微米的技术节点，负偏置温度不稳定效应(NegativeBias Temperature Instability，NBTI)效应成为数字及模拟CMOS电路所面临的最主要的可靠性问题之一。由于器件工艺技术的发展，如器件尺寸不断缩小，以及新材料和结构的采用，使器件的NBTI效应越来越显著，对器件的影响也将非常严峻。所以针对MOS器件的NBTI效应的研究具有重要的意义。对NBTI机理的研究可以帮助电路设计者进行可靠性设计加固，从根本上提高器件的可靠性，通过对工艺线的NBTI效应进行可靠性评估，有助于改善由工艺引起的可靠性问题。
目前，对于超大规模集成电路制造业，MOS器件尺寸不断缩小，现在已经缩小到亚微米，深亚微米，超深亚微米，但在MOS器件尺寸等比例缩小的同时，器件的工作电压并没有随之等比例缩小，从而在界面处产生陷进电荷，导致器件特性的退化增加。NBTI效应将发生在对MOSFET器件施加高温和负栅压应力偏置应力下，将导致器件阈值电压(Vth)的发生漂移、漏电流(Id)和跨导(gm)减小、关态电流(Ioff)增大等。
由于大多数集成电路工作时器件是在交流信号偏置下，所以传统的只施加静态的NBTI应力方法测试集成电路中器件的寿命方法存在一些问题，当器件在NBTI应力消失后，会出现特性恢复的情况，所以传统的静态NBTI试验方法进行的器件退化研究可能会把退化情况严重化，用动态应力的NBTI退化会更加真实的反应器件退化的真实情况。
发明内容
为了解决上述现有技术问题，在PMOS器件的栅极施加交流偏置的应力下，测试其NBTI效应，从而更加精准的衡量PMOS器件寿命。
本发明解决上述问题的技术方案是：对PMOS器件做负偏置温度不稳定效应的加速测试实验，首先使用FPGA产生伪随机序列信号，在经过电压调整后施加到器件的栅极，器件的源极、漏极及衬底均接地，将器件置于高温环境下，最后使用半导体参数测试仪适时介入测试器件相关参数，从而推导出器件寿命。
本发明的有益效果在于：使用动态应力电压偏置，符合器件实际的工作状况，能够更加准确的预估器件的寿命。
附图说明
图1是本发明测试方法示意图
图2是本发明器件版图。
图3是本发明用于确定栅极应力电压值的示意图
图4是本发明用于确定器件是否正常工作示意图
图5是本发明器件测试的流程图
具体实施方式
为进一步阐明本发明的目的、技术方案及亮点，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1是本发明测试方法示意图，使用FPGA产生PRBS信号，经电压调整后加到漏端，器件的源极、漏极及衬底均接地。使用半导体参数测试仪适时介入测试器件相关参数。为加速测试进程，缩短测试时间，依旧采用最劣偏置测试法，先对器件的最劣栅、漏电压进行确认，以确定所加序列的高电平电压。
图2是本发明PMOS器件的版图，包括了PMOS器件的源极、漏极、栅极以及衬底。PMOS器件将衬底接出，以测量衬底电流。1与器件的栅极G相连，2与器件的漏极D相连，3与器件的源极S相连，4与器件的衬底相连。
图3是本发明用于确定栅极应力电压值的示意图,NBTI可靠性测试应该在恒定电压偏置与高温条件下进行。NBTI的应力在MOS管上应该是对称均匀的并且沟道处于未导通的状态，也就是说在应力期间，栅极相对于源极为负偏压，并且VDS＝0(沟道不导通)。N阱的电位应该按工艺要求进行配置。为了得到栅极应力电压，需要测试Id-VG特性，在NBTI测试中要保证栅氧不被击穿。一般通过电压扫描测试确定击穿电压后选取一个小于击穿电压一半的值进行测试。如果栅极有保护二极管，则保护二极管不能处于雪崩击穿状态。通过在栅极与衬底间加正电压Vg扫描(扫描间隔为0.1V)采集所对应的漏极电流Id。为保护仪器，电流限设为100uA定义当电流达到此限时所对应的Vg即为击穿电压(理论上是，当Id-Vg曲线出现垂直于Vg方向的变化时所对应的Vg即是击穿电压)。
图4是本发明用于确定器件是否正常工作示意图，图中所示是不同栅电压下的漏极电压特性，从图中可以推断出MOS管的线性区、饱和区和击穿区。MOS管的击穿电压为漏极电压应力的上限。漏极电压应力上限应该在栅极电压为最劣偏置下确定。在长应力时间下，器件特性可能会发生变化。电压应力上限不应该引入正常使用环境中不存在的器件效应。
图5是本发明器件测试的流程图,，器件的应力应该按如下顺序施加：首先是VBS，然后是VGS，最后是VDS。VDS施加的时刻为应力开始施加的时刻，VDS撤除时应力时间结束，应力撤出的顺序应该与应力施加的顺序相反。由于常规的退化与时间遵循指数关系，推荐应力周期为以10倍增长，并且要求每个十倍应力周期内应该有一个处于两者之间的应力周期。累计应力时间可以为10，30，100，300，1000，3000，10000，30000，100000秒，此例下，首先向器件施加10秒应力，然后测试参数，然后再施加20秒应力，再进行测试，然后再施加70秒应力，以此类推。在应力期间，应该测试与记录VT(ci)、VT(ext)、gm(max)、ID(lin)、ID(sat)。至少一个电性能特性指标达到失效阈值时解除应力。

Claims (3)

1.一种使用伪随机序列信号作为电压应力的NBTI效应的测试方法，其特征在于：包含使用一个PMOS器件作为负偏置温度不稳定性测试器件，在60℃～200℃的高温环境下施加应力，在器件的栅极施加伪随机序列信号作为栅极应力，器件的源极、漏极及衬底均接地，使用半导体参数测试仪适时介入测试器件相关参数。
2.根据权利要求1所述的一种使用伪随机序列信号作为电压应力的NBTI效应的测试方法，其特征在于：所述伪随机序列信号是由FPGA产生的，该信号经过电压调整后在加到PMOS器件的栅极。
3.根据权利要求1所述的一种使用伪随机序列信号作为电压应力的NBTI效应的测试方法，其特征在于：该测试为动态应力的加速测试实验。
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