CN109962723A - 一种带自动调节负载电阻的调制电路 - Google Patents
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Abstract
本发明提供了一种带自动调节负载电阻的调制电路，所述调制电路包括电磁感应耦合电路、整流电路、限幅电路和自调节电路，其中，电磁感应耦合电路包括第一电感器、第二电感器和第一电容器，第一电感器的两端连接交流功率电源，第二电感器的一端连接第一电容器的一端，第二电感器的另一端与第一电容器的另一端相连接，第二电感器与第一电感器通过互感系数相连接。本发明由于整流电路和限幅电路中的NMOS晶体管分别独立连接成二极管形式，降低了整流电路和限幅电路以及所述调制电路之间的相互串扰。同时，本发明中所述调制电路中的NMOS晶体管可以成比例复制限幅电路中的NMOS晶体管的电流，能够降低调制电路的静态工作功耗。
Description
技术领域
本发明属于集成电路中的射频识别技术领域，涉及一种带自动调节负载电阻的调制电路。
背景技术
射频识别技术是一种非接触的自动识别技术（Radio FrequencyIdentification，RFID），它的基本原理就是利用无线射频信号在阅读器和应答器之间进行数据传输，实现目标识别和信息交换。应答器天线上的负载电阻（接通或断开）会造成阅读器天线的电压变化，从而实现应答器至阅读器的数据传输，这种数据传输方式称为负载调制，负载调制的工作原理示意图如图1所示。
由于阅读器天线与应答器天线之间的耦合很弱，所以阅读器天线上的有用信号电压要远小于阅读器天线上的输出电压。实际中，对于13.56MHz RFID系统中，当阅读器天线的输出电压幅度为100V时，有用信号的电压幅度只有10mV左右，这样对阅读器解调电路的性能提出了很高的要求。当应答器处于强磁场调制时，为了有效地增大阅读器天线上的调制信号电压幅度，应答器的调制负载电阻必须要足够小，但是过小的调制负载电阻，也会增大应答器处于弱磁场调制时对阅读器天线上调制电压幅度的影响，这样会增大阅读器天线上的干扰信号，这样对高灵敏的阅读器不利，容易造成阅读器调解失败，所以设计和研究出高质量的应答器调制电路具有非常重要的意义。
参看图2，串联谐振的阅读器等效电路，是由串联电感L1、串联电容C1、串联电阻R1和应答器复数变换阻抗构成，阅读器天线中的电流为，输出电压为（应答器和阅读器的磁互感量为，应答器天线中的电流为）：
当阅读器等效电路处在串联谐振时，和互相抵消，此时可得:
参看图3，阅读器邻近的应答器等效电路，是由电感L2、并联谐振电容C2、串联电阻R2和应答器负载电阻构成，应答器天线中的电流为：
把公式（3）带入公式（2），可得应答器的变换阻抗：
通过公式（4）可以看出，变换阻抗受耦合系数k、谐振电容C2、负载电阻的影响，因此可以通过二进制编码信号来改变谐振电容C2或负载电阻，实现应答器到阅读器的信息传送，这就是所谓的电阻负载调制或电容负载调制。
传统上应答器会采用电阻负载调制，结构简单，电源系统稳定，而电容负载调制，不但结构复杂，而且谐振频率也不稳定，容易造成应答器电源系统的不稳定。
现代射频识别技术中，如图4所示，传统应答器中的调制电路以及射频前端模拟电路，应答器120为了实现与不同型号以及不同距离的阅读器110进行信息传输，这就要求NMOS晶体管NM10的导通电阻要很小，满足应答器120处于强磁场时也能够有效影响阅读器110天线上的电压幅度，完成应答器120到阅读器110之间的通信。当然，这样会带来一些新的问题：
1）、应答器120处在弱磁场调制时，调制负载电阻比较小，导致阅读器110的调制信号幅度比较大，此时阅读器110天线上的干扰信号也比较多，不利于信号的解调；
2）、当应答器120处在弱场调制时，应答器120获取的能量会比较小，此时调制负载电阻也比较小，容易造成应答器120电源电压急速下降，进一步导致应答器120芯片工作不正常；
3）、应答器120采用小负载电阻调制，就必须设计面积过大的调制负载电阻，会造成芯片面积过大，不易集成。
发明内容
针对上述现有技术中存在的不足，本发明的目的是提出一种带自动调节负载电阻的调制电路，该调制电路适用于不同磁场强度，具有自动调节负载电阻，能够满足应答器在不同磁场强度下的使用要求。
为了达到上述技术目的，本发明所采用的技术方案是：
一种带自动调节负载电阻的调制电路，所述调制电路包括电磁感应耦合电路、整流电路、限幅电路和自调节电路，其中，电磁感应耦合电路包括第一电感器、第二电感器和第一电容器，第一电感器的两端连接交流功率电源，第二电感器的一端连接第一电容器的一端，第二电感器的另一端与第一电容器的另一端相连接，第二电感器与第一电感器通过互感系数相连接；
整流电路包括第二电容器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，第一NMOS晶体管的源端、第二NMOS晶体管的源端与第二电容器的一端相连接并接地GND，第一NMOS晶体管的栅端、第二NMOS晶体管的漏端、第三NMOS晶体管的栅端、第三NMOS晶体管的漏端与电磁感应耦合电路中的第二电感器的一端相连接，第二NMOS晶体管的栅端、第一NMOS晶体管的漏端、第四NMOS晶体管的栅端、第四NMOS晶体管的漏端与电磁感应耦合电路中的第二电感器的另一端相连接，第三NMOS晶体管的源端、第四NMOS晶体管的源端与第二电容器的另一端相连接并作为整流电路输出端VCC；
限幅电路包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，第五NMOS晶体管的栅端、第五NMOS晶体管的漏端、第七NMOS晶体管的栅端、第七NMOS晶体管的漏端与接收天线的一端相连接，第六NMOS晶体管的栅端、第六NMOS晶体管的漏端、第八NMOS晶体管的栅端、第八NMOS晶体管的漏端与接收天线的另一端相连接，第五NMOS晶体管的源端、第六NMOS晶体管的源端与第一PMOS晶体管的源端相连接，第一PMOS晶体管的漏端、第二PMOS晶体管的栅端与第二PMOS晶体管的源端相连接，第二PMOS晶体管的漏端、第二PMOS晶体管的栅端与第三PMOS晶体管的源端相连接，第三PMOS晶体管的漏端、第三PMOS晶体管的栅端、第四PMOS晶体管的源端与第九NMOS晶体管的栅端相连接，第四PMOS晶体管的漏端、第四PMOS晶体管的栅端、第九NMOS晶体管的源端与地GND相连接，第七NMOS晶体管的源端、第八NMOS晶体管的源端与第九NMOS晶体管的漏端相连接；
自调节电路包括第十NMOS晶体管、第十一NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一电阻、第一BUF、第一放大器和第一数字信号发生电路，第十NMOS晶体管的漏端、第五PMOS晶体管的漏端、第五PMOS晶体管的栅端与第六PMOS晶体管的栅端相连接，第五PMOS晶体管的源端、第六PMOS晶体管的源端、第一放大器的电源输入端与VCC相连接，第六PMOS晶体管的漏端、第一电阻的一端与第一放大器的正输入端相连接，第一放大器的负输入端、第一放大器的输出端与第一BUF的电源相连接，第一数字信号发生电路输出端与第一BUF的输入端相连接，第一BUF的输出端与第十一NMOS的栅极相连接，第十一NMOS晶体管的漏端与限幅电路的第九NMOS晶体管的漏端相连接，第十一NMOS晶体管的栅极与限幅电路的第九NMOS晶体管的栅端相连接，第十NMOS晶体管的源端、第十一NMOS晶体管的源端、第一电阻的另一端与地GND相连接。
优选地，所述调制电路中，电磁感应耦合电路中的第一电感器为解读器，电磁感应耦合电路中的第二电感器和第一电容器，与调制电路中的整流电路、限幅电路和自调节电路组成应答器。
优选地，所述调制电路工作中，当应答器处于发送信号时，此时自调节电路中的第一数字信号发生电路处于正常工作模式，当电磁感应耦合电路中的第一电感发射功率变大或者电磁感应耦合电路中的第一电感与第二电感之间的耦合系数变大，会使限幅电路中的第三PMOS晶体管的栅端电压变高，会使自调节电路中的第十NMOS晶体管电流变大，进一步使自调节电路中的第一放大器输出电压变高，也就是自调节电路中的第一BUF电源电压变高，从而会使自调节电路中的第十一NMOS晶体管导通电阻变小；相反，当电磁感应耦合电路中的第一电感发射功率变小或者电磁感应耦合电路中的第一电感与第二电感之间的耦合系数变小，会使限幅电路中的第三PMOS晶体管的栅端电压变低，会使自调节电路中的第十NMOS晶体管电流变小，进一步使自调节电路中的第一放大器输出电压变低，即自调节电路中的第一BUF电源电压变低，从而会使自调节电路中的第十一NMOS晶体管导通电阻变大。
优选地，所述调制电路工作中，当应答器处于未发送信号时，自调节电路处于静态工作模式。
本发明由于整流电路和限幅电路中的NMOS晶体管分别独立连接成二极管形式，所获得的有益效果是，降低了整流电路和限幅电路以及所述调制电路之间的相互串扰。同时，本发明中所述调制电路中的NMOS晶体管可以成比例复制限幅电路中的NMOS晶体管的电流，能够降低调制电路的静态工作功耗。
本发明的自调节电路中的第十一NMOS晶体管导通电阻会随所处磁场强度变化而变化。当应答器处在强磁场时，自调节电路中的第一电阻两端电压差变大，第一放大器的输出电压也会升高，进一步使自调节电路中的第十一NMOS晶体管导通电阻减小。相反，当应答器处在弱磁场时，自调节电路中的第一电阻两端电压差变小，第一放大器的输出电压也会降低，进一步使自调节电路中的第十一NMOS晶体管导通电阻电阻增大，最终实现自动调节调制负载电阻大小的目的。
下面结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1 是现有的负载调制电路结构图。
图2 是现有的串联谐振阅读器等效电路结构图。
图3 是现有的阅读器邻近应答器的等效电路结构图。
图4 是传统应答器中调制电路以及射频前端模拟电路结构图。
图5 是本发明具体实施的带自调节负载电阻的调制电路结构图。
具体实施方式
参看图5，本发明具体实施的带自调节负载电阻的调制电路结构图。该带自调节负载电阻的调制电路包括电磁感应耦合电路101、整流电路102、限幅电路103和自调节电路104，具体包括：
电磁感应耦合电路101包括第一电感器L1、第二电感器L2和第一电容器C1，第一电感器L1的两端连接交流功率电源，第二电感器L2的一端连接第一电容器C1的一端，第二电感器L2的另一端与第一电容器C1的另一端相连接，第二电感器L2与第一电感器L1通过互感系数相连接；
整流电路包括第一电容器C2、第一NMOS晶体管NM1、第二NMOS晶体管NM2、第三NMOS晶体管NM3和第四NMOS晶体管NM4，第一NMOS晶体管NM1的源端、第二NMOS晶体管NM2的源端与第二电容器C2的一端相连接并接地GND，第一NMOS晶体管NM1的栅端、第二NMOS晶体管NM2的漏端、第三NMOS晶体管NM3的栅端、第三NMOS晶体管NM3的漏端与电磁感应耦合电路101中的第二电感器L2的一端相连接，第二NMOS晶体管NM2的栅端、第一NMOS晶体管NM1的漏端、第四NMOS晶体管NM4的栅端、第四NMOS晶体管NM4的漏端与电磁感应耦合电路101中的第二电感器L2的另一端相连接，第三NMOS晶体管NM3的源端、第四NMOS晶体管NM4的源端与第二电容器C2的另一端相连接并作为整流电路102的输出端VCC；
限幅电路103包括第五NMOS晶体管NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8、第九NMOS晶体管NM9、第一PMOS晶体管PM1、第二PMOS晶体管PM2、第三PMOS晶体管PM3和第四PMOS晶体管PM4，第五NMOS晶体管NM5的栅端、第五NMOS晶体管NM5的漏端、第七NMOS晶体管NM7的栅端、第七NMOS晶体管NM7的漏端与接收天线的一端相连接，第六NMOS晶体管NM6的栅端、第六NMOS晶体管NM6的漏端、第八NMOS晶体管NM8的栅端、第八NMOS晶体管NM8的漏端与接收天线的另一端相连接，第五NMOS晶体管NM5的源端、第六NMOS晶体管NM6的源端与第一PMOS晶体管PM1的源端相连接，第一PMOS晶体管PM1的漏端、第二PMOS晶体管PM2的栅端与第二PMOS晶体管PM2的源端相连接，第二PMOS晶体管PM2的漏端、第二PMOS晶体管PM2的栅端与第三PMOS晶体管PM3的源端相连接，第三PMOS晶体管PM3的漏端、第三PMOS晶体管PM3的栅端、第四PMOS晶体管PM4的源端与第九NMOS晶体管NM9的栅端相连接，第四PMOS晶体管PM4的漏端、第四PMOS晶体管PM4的栅端、第九NMOS晶体管NM9的源端与地GND相连接，第七NMOS晶体管NM7的源端、第八NMOS晶体管NM8的源端与第九NMOS晶体管NM9的漏端相连接；
自调节电路104包括第十NMOS晶体管NM10、第十一NMOS晶体管NM11、第五PMOS晶体管PM5、第六PMOS晶体管PM6、第一电阻R1、第一BUF、第一放大器AMP和第一数字信号发生电路LOGIC，第十NMOS晶体管NM10的漏端、第五PMOS晶体管PM5的漏端、第五PMOS晶体管PM5的栅端与第六PMOS晶体管PM6的栅端相连接，第五PMOS晶体管PM5的源端、第六PMOS晶体管PM6的源端、第一放大器AMP的电源输入端与VCC相连接，第六PMOS晶体管PM6的漏端、第一电阻R1的一端与第一放大器AMP的正输入端相连接，第一放大器AMP的负输入端、第一放大器AMP的输出端与第一BUF的电源相连接，第一数字信号发生电路LOGIC输出端与第一BUF的输入端相连接，第一BUF的输出端与第十一NMOS晶体管NM11的栅极相连接，第十一NMOS晶体管NM11的漏端与限幅电路的第九NMOS晶体管NM9的漏端相连接，第十一NMOS晶体管NM11的栅极与限幅电路的第九NMOS晶体管NM9的栅端相连接，第十NMOS晶体管NM10的源端、第十一NMOS晶体管NM11的源端、第一电阻R1的另一端与地GND相连接。
所述调制电路中，电磁感应耦合电路101中的第一电感器L1为解读器，电磁感应耦合电路101中的第二电感器L2和第一电容器C1，与调制电路中的整流电路102、限幅电路103和自调节电路104组成应答器。
参看图5，本发明具体实施的带自调节负载电阻的调制电路结构图。所述调制电路中，电磁感应耦合电路101中的第一电感器L1为解读器，电磁感应耦合电路101中的第二电感器L2和第一电容器C1，与调制电路中的整流电路102、限幅电路103和自调节电路104组成应答器。
该调制电路的工作过程为：1）当应答器处于发送信号时，此时自调节电路104中的第一数字信号发生电路LOGIC处于正常工作模式，当电磁感应耦合电路101中的第一电感L1发射功率变大或者电磁感应耦合电路101中的第一电感L1与第二电感L2之间的耦合系数变大，即应答器处于强磁场环境中，会使限幅电路103中的第三PMOS晶体管PM3的栅端电压变高，会使自调节电路104中的第十NMOS晶体管NM10电流变大，进一步使自调节电路104中的第一放大器AMP输出电压变高，也就是自调节电路104中的第一BUF电源电压变高，从而会使自调节电路104中的第十一NMOS晶体管NM11导通电阻变小；相反，当电磁感应耦合电路101中的第一电感L1发射功率变小或者电磁感应耦合电路101中的第一电感L1与第二电感L2之间的耦合系数变小，即应答器处于弱磁场环境中，会使限幅电路103中的第三PMOS晶体管PM3的栅端电压变低，会使自调节电路104中的第十NMOS晶体管NM10电流变小，进一步使自调节电路104中的第一放大器AMP输出电压变低，也就是自调节电路104中的第一BUF电源电压变低，从而会使自调节电路104中的第十一NMOS晶体管NM11导通电阻变大。
该调制电路的工作过程为：2）当应答器处于未发送信号时，由于自调节电路104中的第十NMOS晶体管NM10与限幅电路103中的第九NMOS晶体管NM9的宽长比为，此时自调节电路104处于静态工作模式，所以，自调节电路104的静态工作功耗会很小，提高了应答器获取能量的利用效率。
由上述可见，本发明实施例通过电磁感应耦合电路101、整流电路102、限幅电路103和自调节电路104，实现了应答器的负载调制电阻随所处的磁场强度变化而自动变化，最终使解读器天线上的调制信号幅度不会剧烈变化，同时，此自调节电路的静态功耗也很小，适合应答器对低功耗的需求。
因此，本发明实施例中，应答器的调制负载电阻会随着应答器处在不同磁场强度而不同，应答器处在强磁场调制时，调制负载电阻变小；相反，应答器处在弱磁场调制时，调制负载电阻变大，最终使阅读器天线上的调制信号幅度不会剧烈变化，实现应答器依据所处的磁场强度来自动调节调制负载电阻的大小。
需要说明的是，上述实施方式仅以示意方式说明本发明的基本思路，与本发明中有关的组成电路而非按照实际实施时的组成电路数目、形状、器件排列方式、连接方式绘制。其实际实施时各电路的型态、数量、连接方式、器件排列方式、器件参数可为随意的改变。以上所述的实施例仅是本发明较佳的实施例而已，不能限制本发明技术方案的延伸。凡属本领域技术人员在本发明技术方案基础上所作的任何公知技术的修改、等同变化和显而易见的改换等，均应属于本发明的保护范围之内。
Claims (4)
1.一种带自动调节负载电阻的调制电路，其特征在于，所述调制电路包括电磁感应耦合电路、整流电路、限幅电路和自调节电路，其中，电磁感应耦合电路包括第一电感器、第二电感器和第一电容器，第一电感器的两端连接交流功率电源，第二电感器的一端连接第一电容器的一端，第二电感器的另一端与第一电容器的另一端相连接，第二电感器与第一电感器通过互感系数相连接；
整流电路包括第二电容器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，第一NMOS晶体管的源端、第二NMOS晶体管的源端与第二电容器的一端相连接并接地GND，第一NMOS晶体管的栅端、第二NMOS晶体管的漏端、第三NMOS晶体管的栅端、第三NMOS晶体管的漏端与电磁感应耦合电路中的第二电感器的一端相连接，第二NMOS晶体管的栅端、第一NMOS晶体管的漏端、第四NMOS晶体管的栅端、第四NMOS晶体管的漏端与电磁感应耦合电路中的第二电感器的另一端相连接，第三NMOS晶体管的源端、第四NMOS晶体管的源端与第二电容器的另一端相连接并作为整流电路输出端VCC；
限幅电路包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管，第五NMOS晶体管的栅端、第五NMOS晶体管的漏端、第七NMOS晶体管的栅端、第七NMOS晶体管的漏端与接收天线的一端相连接，第六NMOS晶体管的栅端、第六NMOS晶体管的漏端、第八NMOS晶体管的栅端、第八NMOS晶体管的漏端与接收天线的另一端相连接，第五NMOS晶体管的源端、第六NMOS晶体管的源端与第一PMOS晶体管的源端相连接，第一PMOS晶体管的漏端、第二PMOS晶体管的栅端与第二PMOS晶体管的源端相连接，第二PMOS晶体管的漏端、第二PMOS晶体管的栅端与第三PMOS晶体管的源端相连接，第三PMOS晶体管的漏端、第三PMOS晶体管的栅端、第四PMOS晶体管的源端与第九NMOS晶体管的栅端相连接，第四PMOS晶体管的漏端、第四PMOS晶体管的栅端、第九NMOS晶体管的源端与地GND相连接，第七NMOS晶体管的源端、第八NMOS晶体管的源端与第九NMOS晶体管的漏端相连接；
自调节电路包括第十NMOS晶体管、第十一NMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第一电阻、第一BUF、第一放大器和第一数字信号发生电路，第十NMOS晶体管的漏端、第五PMOS晶体管的漏端、第五PMOS晶体管的栅端与第六PMOS晶体管的栅端相连接，第五PMOS晶体管的源端、第六PMOS晶体管的源端、第一放大器的电源输入端与VCC相连接，第六PMOS晶体管的漏端、第一电阻的一端与第一放大器的正输入端相连接，第一放大器的负输入端、第一放大器的输出端与第一BUF的电源相连接，第一数字信号发生电路输出端与第一BUF的输入端相连接，第一BUF的输出端与第十一NMOS的栅极相连接，第十一NMOS晶体管的漏端与限幅电路的第九NMOS晶体管的漏端相连接，第十一NMOS晶体管的栅极与限幅电路的第九NMOS晶体管的栅端相连接，第十NMOS晶体管的源端、第十一NMOS晶体管的源端、第一电阻的另一端与地GND相连接。
2.如权利要求1所述的带自动调节负载电阻的调制电路，其特征在于，所述调制电路中，电磁感应耦合电路中的第一电感器为解读器，电磁感应耦合电路中的第二电感器和第一电容器，与调制电路中的整流电路、限幅电路和自调节电路组成应答器。
3.如权利要求2所述的带自动调节负载电阻的调制电路，其特征在于，所述调制电路工作中，当应答器处于发送信号时，此时自调节电路中的第一数字信号发生电路处于正常工作模式，当电磁感应耦合电路中的第一电感发射功率变大或者电磁感应耦合电路中的第一电感与第二电感之间的耦合系数变大，会使限幅电路中的第三PMOS晶体管的栅端电压变高，会使自调节调制电路中的第十NMOS晶体管电流变大，进一步使自调节调制电路中的第一放大器输出电压变高，也就是自调节电路中的第一BUF电源电压变高，从而会使自调节电路中的第十一NMOS晶体管导通电阻变小；相反，当电磁感应耦合电路中的第一电感发射功率变小或者电磁感应耦合电路中的第一电感与第二电感之间的耦合系数变小，会使限幅电路中的第三PMOS晶体管的栅端电压变低，会使自调节调制电路中的第十NMOS晶体管电流变小，进一步使自调节电路中的第一放大器输出电压变低，即自调节电路中的第一BUF电源电压变低，从而会使自调节电路中的第十一NMOS晶体管导通电阻变大。
4.如权利要求2所述的带自动调节负载电阻的调制电路，其特征在于，所述调制电路工作中，当应答器处于未发送信号时，自调节电路处于静态工作模式。
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