CN109960603A - 比特标记方法、存储器控制电路单元以及存储器存储装置 - Google Patents

Abstract

本发明提出一种比特标记方法、存储器控制电路单元以及存储器存储装置。所述方法包括：根据第一读取电压读取第一存储单元以产生第一码字并判断第一码字是否为有效码字，其中第一码字包括X个比特且X为正整数；若第一码字非为有效码字时，根据第二读取电压读取所述第一存储单元以产生第二码字并判断第二码字是否为有效码字，其中第二码字包括X个比特；以及若第二码字非为有效码字且第一码字的X个比特中的第Y个比特不同于第二码字的X个比特中的第Y个比特时，记录所述X个比特中的第Y个比特为不可靠比特，其中Y为小于或等于X的正整数。

Description

比特标记方法、存储器控制电路单元以及存储器存储装置

技术领域

本发明涉及一种比特标记方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，在从可复写式非易失性存储器模块中读取数据时，存储器管理电路可以先执行硬比特模式解码操作来取进行解码以取得所欲读取的数据。然而，当执行硬比特模式解码操作但发生解码失败时，存储器管理电路会执行软比特模式解码操作以取得所欲读取的数据。由于硬比特模式解码操作与软比特模式解码操作两者在操作上是相互独立，若硬比特模式解码操作与软比特模式解码操作两者接连着执行时，由于软比特模式解码操作不会参考硬比特模式解码操作执行时所得到的相关信息，因此可能会造成可复写式非易失性存储器模块存取效率的低落。

发明内容

本发明提供一种比特标记方法、存储器控制电路单元以及存储器存储装置，可以在硬比特模式解码操作中得知一码字中可靠度较低的比特的位置，并取得用于软比特模式解码操作的相关信息(例如，解码初始值)，之后可以将此相关信息使用在软比特模式解码操作中，藉此提高可复写式非易失性存储器模块的存取效率。

本发明提供一种比特标记方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述比特标记方法包括：根据多个读取电压中的第一读取电压读取所述多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息，并且根据所述第一校验信息判断所述第一码字是否为有效码字，其中所述第一码字包括X个比特且X为正整数；若所述第一码字非为所述有效码字时，根据所述多个读取电压中的第二读取电压读取所述多个第一存储单元并执行所述第一解码操作以产生第二码字以及第二校验信息，并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特；以及若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

在本发明的一实施例中，所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

在本发明的一实施例中，所述方法还包括：根据所述多个读取电压中的第三读取电压读取所述多个第一存储单元并执行所述第一解码操作以产生第三码字以及第三校验信息，并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特；以及若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，记录所述X个比特中的第Z个比特为第二不可靠比特，其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

在本发明的一实施例中，所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

在本发明的一实施例中，所述方法还包括：根据所述第一不可靠比特调整对应所述第一码字的一第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值；根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值；以及根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

在本发明的一实施例中，第一解码操作为硬比特模式解码操作且第二解码操作为软比特模式解码操作。

在本发明的一实施例中，所述方法还包括：对第一码字以及第二码字执行一异或(XOR)运算以判断第一码字的X个比特中的第Y个比特是否相同于第二码字的X个比特中的第Y个比特。

本发明提出一种存储器控制电路单元，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个存储单元，所述存储器控制电路单元包括主机接口、错误检查与校正电路、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口、错误检查与校正电路以及所述存储器接口。存储器管理电路用以执行下述运作：根据多个读取电压中的第一读取电压下达一第一读取指令序列以读取所述多个存储单元中的多个第一存储单元，并通过错误检查与校正电路执行第一解码操作以产生第一码字以及第一校验信息并且根据所述第一校验信息判断所述第一码字是否为有效码字，其中所述第一码字包括X个比特且X为正整数；若所述第一码字非为所述有效码字时，根据所述多个读取电压中的第二读取电压下达第二读取指令序列以读取所述多个第一存储单元，并通过错误检查与校正电路执行所述第一解码操作以产生第二码字以及第二校验信息并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特；以及若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

在本发明的一实施例中，所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

在本发明的一实施例中，所述存储器管理电路还用以执行下述运作：根据所述多个读取电压中的第三读取电压下达一第三读取指令序列以读取所述多个第一存储单元，并通过所述错误检查与校正电路执行所述第一解码操作以产生第三码字以及第三校验信息并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特；以及若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，记录所述X个比特中的第Z个比特为第二不可靠比特，其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

在本发明的一实施例中，所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

在本发明的一实施例中，所述存储器管理电路还用以执行下述运作：根据所述第一不可靠比特调整对应所述第一码字的一第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值；根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值；以及根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

在本发明的一实施例中，第一解码操作为硬比特模式解码操作且第二解码操作为软比特模式解码操作。

在本发明的一实施例中，存储器管理电路对第一码字以及第二码字执行一异或(XOR)运算以判断所述第一码字的X个比特中的第Y个比特是否相同于所述第二码字的X个比特中的第Y个比特。

本发明提出一种存储器存储装置，所述存储器存储装置包括连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块具有多个存储单元。存储器控制电路单元用以电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。存储器控制电路单元用以执行下述运作：根据多个读取电压中的第一读取电压下达一第一读取指令序列以读取所述多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息，并且根据所述第一校验信息判断所述第一码字是否为有效码字，其中所述第一码字包括X个比特且X为正整数；若所述第一码字非为所述有效码字时，根据所述多个读取电压中的第二读取电压下达一第二读取指令序列以读取所述多个第一存储单元并执行所述第一解码操作以产生第二码字以及第二校验信息，并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特；以及若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

在本发明的一实施例中，所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

在本发明的一实施例中，所述存储器控制电路单元还用以执行下述运作：根据所述多个读取电压中的第三读取电压下达一第三读取指令序列以读取所述多个第一存储单元并执行所述第一解码操作以产生第三码字以及第三校验信息，并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特；以及若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，记录所述X个比特中的第Z个比特为第二不可靠比特，其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

在本发明的一实施例中，所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

在本发明的一实施例中，所述存储器控制电路单元还用以执行下述运作：根据所述第一不可靠比特调整对应所述第一码字的一第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值；根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值；以及根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

在本发明的一实施例中，第一解码操作为硬比特模式解码操作且第二解码操作为软比特模式解码操作。

在本发明的一实施例中，存储器控制电路单元对第一码字以及第二码字执行异或(XOR)运算以判断第一码字的X个比特中的第Y个比特是否相同于第二码字的X个比特中的第Y个比特。

基于上述，本发明所提出的比特标记方法、存储器控制电路单元以及存储器存储装置可以在硬比特模式解码操作中得知一码字中可靠度较低的比特，并取得用于软比特模式解码操作的相关信息(例如，解码初始值)，之后可以将此相关信息使用在软比特模式解码操作中，藉此提高可复写式非易失性存储器模块的存取效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图；

图6是根据一范例实施例所示出的存储单元阵列的示意图；

图7是根据一范例实施例所示出存储于存储单元阵列中的写入数据所对应的栅极电压的统计分配图；

图8是根据一范例实施例所示出的程序化存储单元的示意图；

图9是根据一范例实施例所示出的从存储单元中读取数据的示意图；

图10是根据另一范例实施例所示出的从存储单元中读取数据的示意图；

图11是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图12是根据一范例实施例所示出的存储器控制电路单元的概要方块图；

图13是根据一范例实施例示出硬比特模式解码的示意图；

图14是根据一范例实施例示出软比特模式解码的示意图；

图15是根据一范例实施例示出比特标记方法的示意图；

图16是根据一范例实施例示出的对应于码字的解码初始值的示意图；

图17是根据一范例实施例示出的比特标记方法的流程图。

附图标记说明

10：存储器存储装置；

11：主机系统；

110：系统总线；

111：处理器；

112：随机存取存储器；

113：只读存储器；

114：数据传输接口；

12：输入/输出(I/O)装置；

20：主机板；

201：U盘；

202：存储卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位系统模块；

206：网络接口卡；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

31：主机系统；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡；

342：嵌入式多芯片封装存储装置；

402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非易失性存储器模块；

2202：存储单元阵列；

2204：字符线控制电路；

2206：比特线控制电路；

2208：行解码器；

2210：数据输入/输出缓冲器；

2212：控制电路；

502：存储单元；

504：比特线；

506：字符线；

508：共用源极线；

512：选择栅漏极晶体管；

514：选择栅源极晶体管；

VA、VB、VC、VD、VE、VF、VG：读取电压；

400(0)～400(N)：实体抹除单元；

702：存储器管理电路；

704：主机接口；

706：存储器接口；

708：错误检查与校正电路；

710：缓冲存储器；

712：电源管理电路；

1410、1420、1510、1520：分布；

1430、1501～1506：区域；

1440～1444、V₁～V₅、V’₁～V’₅：读取电压；

b₁～b₅：验证比特；

CW1～CW3：码字；

DIV1、DIV1_1、DIV1_2：解码初始值；

S1701：根据多个读取电压中的第一读取电压读取多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息的步骤；

S1703：根据第一校验信息判断第一码字是否为有效码字，其中第一码字包括X个比特且X为正整数的步骤；

S1705：若第一码字非为有效码字时，根据多个读取电压中的第二读取电压读取所述多个第一存储单元并执行第一解码操作以产生第二码字以及第二校验信息，其中所述第二码字包括X个比特的步骤；

S1707：根据第二校验信息判断第二码字是否为有效码字的步骤；

S1709：若第二码字非为有效码字且第一码字的X个比特中的第Y个比特不同于第二码字的X个比特中的第Y个比特时，记录X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数的步骤。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置10可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341及/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固体型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的存储单元是以阵列的方式设置。以下以二维阵列来对存储单元阵列进行说明。但是，在此须注意的是，以下范例实施例只是存储单元阵列的一种范例，在其他的范例实施例中，存储单元阵列的配置方式可以被调整以符合实务上的需求。

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据一范例实施例所示出的存储单元阵列的示意图。

请同时参照图5与图6，可复写式非易失性存储器模块406包括存储单元阵列2202、字符线控制电路2204、比特线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

在本范例实施例中，存储单元阵列2202可包括用以存储数据的多个存储单元502、多个选择栅漏极(select gate drain,SGD)晶体管512与多个选择栅源极(select gatesource,SGS)晶体管514、以及连接此些存储单元的多条比特线504、多条字符线506、与共用源极线508(如图6所示)。存储单元502是以阵列方式(或立体堆叠的方式)配置在比特线504与字符线506的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路2212会控制字符线控制电路2204、比特线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字符线控制电路2204用以控制施予至字符线506的电压，比特线控制电路2206用以控制施予至比特线504的电压，行解码器2208依据指令中的列地址以选择对应的比特线，并且数据输入/输出缓冲器2210用以暂存数据。

可复写式非易失性存储器模块406中的存储单元是以临界电压的改变来存储多比特(bits)。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的比特。

图7是根据一范例实施例所示出存储于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

请参照图7，以MLC NAND型快闪存储器为例，随着不同的临界电压，每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"等比特。换言之，每一个存储状态包括最低有效比特(Least Significant Bit，LSB)以及最高有效比特(Most Significant Bit，MSB)。在本范例实施例中，存储状态(即，"11"、"10"、"00"与"01")中从左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此，在此范例实施例中，每一存储单元可存储2个比特。必须了解的是，图8所示出的临界电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与"00"排列，或是其他排列。此外，在另一范例时实例中，也可定义从左侧算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。

图8是根据一范例实施例所示出的程序化存储单元的示意图。

请参照图8，在本范例实施例中，存储单元的程序化是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制电路单元404会设定初始写入电压以及写入脉冲时间，并且指示可复写式非易失性存储器模块406的控制电路2212使用所设定的初始写入电压以及写入脉冲时间来程序化存储单元，以进行数据的写入。之后，存储器控制电路单元404会施加验证电压至控制栅极来判断存储单元是否导通，进而判断存储单元是否已处于正确的存储状态(具有正确的临界电压)。倘若存储单元未被程序化至正确的存储状态时，存储器控制电路单元404指示控制电路2212以目前施予的写入电压加上一增量阶跃脉冲程序(Incremental-step-pulse programming,ISPP)调整值作为新的写入电压并且依据新的写入电压与写入脉冲时间再次来程序化存储单元。反之，倘若存储单元已被程序化至正确的存储状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage,V)，写入脉冲时间会被设定为18微秒(microseconds,μs)并且增量阶跃脉冲程序调整值被设定为0.6V，但本发明不限于此。

图9是根据一范例实施例所示出的从存储单元中读取数据的示意图，其是以MLCNAND型快闪存储器为例。

请参照图9，存储单元阵列2202的存储单元的读取运作是通过施予读取电压于控制栅极，通过存储单元的导通状态，来识别存储单元存储的数据。验证比特(VA)是用以指示施予读取电压VA时存储单元是否为导通；验证比特(VC)是用以指示施予读取电压VC时存储单元是否为导通；验证比特(VB)是用以指示施予读取电压VB时存储单元是否为导通。在此假设验证比特是“1”时表示对应的存储单元导通，而验证比特是“0”时表示对应的存储单元没有导通。如图9所示，通过验证比特(VA)～(VC)可以判断存储单元是处于哪一个存储状态，进而取得所存储的比特。

图10是根据另一范例实施例所示出的从存储单元中读取数据的示意图。

请参照图10，以TLC NAND型快闪存储器为例，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(CenterSignificant Bit，CSB)以及从左侧算起的第3个比特的最高有效比特MSB。在此范例中，依照不同的临界电压，存储单元具有8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。通过施加读取电压VA～VG于控制栅极，可以识别存储单元所存储的比特。

图11是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图11，可复写式非易失性存储器模块406的存储单元502会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元400(0)～400(N)。具体来说，同一个字符线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一个字符线上的实体程序化单元可被分类为下实体程序化单元与上实体程序化单元。例如，每一存储单元的LSB是属于下实体程序化单元，并且每一存储单元的MSB是属于上实体程序化单元。在此范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。

图12是根据一范例实施例所示出的存储器控制电路单元的概要方块图。必须了解的是，图12所示的存储器控制电路单元的结构仅为一范例，本发明不以此为限。

请参照图12，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。

存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路702的控制指令是以固体型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路702的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬件型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC code)或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码或错误检查码，并且错误检查与校正电路708会依据此错误更正码或错误检查码对所读取的数据执行错误检查与校正程序。

在本发明一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置10的电源。

图13是根据一范例实施例示出硬比特模式解码的示意图。

请参照图13，在此以SLC快闪存储器为例，分布1410与分布1420是用来表示多个第一存储单元的存储状态，而分布1410与1420分别代表着不同的存储状态。这些第一存储单元可以属于同样的实体程序化单元或是不同的实体程序化单元，本发明并不在此限。在此假设当一个存储单元属于分布1410时，此存储单元所存储的是比特“1”；当存储单元属于分布1420时，此存储单元存储的是比特“0”。当存储器管理电路702以读取电压1440来读取存储单元时，存储器管理电路702会取得验证比特，其是用来指示此存储单元是否为导通。在此假设存储单元导通时验证比特是“1”，反之则是“0”，但本发明并不在此限。若此验证比特为“1”，则存储器管理电路702会判断此存储单元属于分布1410，反之则是分布1420。然而，分布1410与分布1420在区域1430中是重叠的。也就是说，有若干个存储单元应该是属于分布1410但被识别为分布1420，并且有若干个存储单元应该是属于分布1420但被识别为分布1410。

在此范例实施例中，当要读取这些第一存储单元时，存储器管理电路702会先选择一读取电压(例如，读取电压1441)来读取这些第一存储单元以取得第一存储单元的验证比特。错误检查与校正电路708会根据第一存储单元的验证比特来执行包含一机率解码算法的解码操作(也称为第一解码操作)，以产生多个解码比特，而此些解码比特可以组成一个码字。

在本范例实施例中，机率解码算法是把一个符号(symbol)可能的解码结果当做一个候选人(candidate)，并且在解码过程中输入的信息或者中间运算过程的数值是以这些候选人的机率值或是候选人之间机率的比例来表示，进而决定最有可能的候选人是哪一个。举例而言，如果一个符号有两个候选人(比特0and 1)，机率解码算法是各自依照0或者1发生的机率去计算最有可能的候选人，或者是以0与1之间机率的比例去计算最有可能的候选人。假如是N个候选人，例如在有限场(Finite Field)下可能的数值为0～N-1(N为正整数，每一个候选人是代表多个比特)，则机率解码算法是各自计算N个候选人的机率来决定最有可能的候选人，或者是以其中一个数值的机率作为分母去计算相对的机率比例来决定最有可能的候选人。在一范例实施例中，上述机率的比例也可以用对数的形式来表示。

在本范例实施例中，机率解码算法可以是回旋码(convolutional code)、涡轮码(turbo code)、低密度奇偶检查码(low-density parity-check code)或其他具有机率解码特征的算法。举例来说，在回旋码与涡轮码中，可以用有限状态机(finite statemachine)来编码与解码，并且在本范例实施例中会根据验证比特来计算最有可能的多个状态，进而产生解码比特。以下将以低密度奇偶检查码为例进行说明。

若使用的是低密度奇偶检查码，在根据验证比特来执行第一解码操作时，存储器管理电路702还会根据每一个验证比特来取得每一个存储单元的解码初始值。例如，若验证比特是“1”，存储器管理电路702会设定对应的存储单元的解码初始值为n；若验证比特是“0”，则解码初始值为-n。其中n为正数，但本发明并不限制正整数n的值为多少。在一实施例中，n例如是8。

接下来，错误检查与校正电路708会根据这些解码初始值来执行低密度奇偶检查算法的迭代解码以产生包含多个解码比特的码字。在迭代解码中，这些解码初始值会不断地被更新以代表一个机率值，而这个机率值也被称为可靠度(realiability)或信心度(belief)。被更新的解码初始值会被转换成多个解码比特，错误检查与校正电路708会把这些解码比特当作一个向量，并将此向量与低密度奇偶检查算法的奇偶检查矩阵(parity-check matrix)做模2(module 2)的矩阵相乘，以取得多个校验子(syndrome)。这些校验子可以用来判断解码比特所组成的码字是否为有效的码字。若解码比特所组成的码字是有效的码字，则迭代解码会停止，并且错误检查与校正电路708会输出这些解码比特所组成的码字。若解码比特组成无效的码字，则会继续更新解码初始值并且产生新的解码比特以进行下一次迭代。当迭代次数到达预设迭代次数时，迭代解码会停止。错误检查与校正电路708会利用最后一次迭代所产生的解码比特来判断是否解码成功。例如，若根据校验子判断最后一次迭代所产生的解码比特组成有效的码字，则是解码成功；若第一解码比特组成无效的码字，则表示解码失败。

在另一范例实施例中解码操作所包括的机率解码算法是回旋码与涡轮码，并且解码操作中还会包括其他的错误校正码。例如，回旋码与涡轮码可以搭配任意算法的奇偶码一起使用。在解码操作中回旋码或涡轮码的解码部分执行完毕以后，奇偶码可以用来判断所产生的解码比特所组成的码字是否为有效的码字，进而判断是否解码成功。

不论使用何种错误校正码，若解码失败，表示这些第一存储单元存储有不可更正的错误比特。若解码失败，存储器管理电路702会重新取得另一读取电压，并用此另一读取电压(例如读取电压1442)来读取这些第一存储单元，以重新取得存储单元的验证比特。存储器管理电路702会根据重新取得的验证比特来执行上述的第一解码操作以取得由多个解码比特组成的另一码字。在一范例实施例中，错误检查与校正电路708会根据该另一码字所对应的校验子判断所述另一码字是否为有效的码字。若所述另一码字非为有效的码字时，存储器管理电路702会判断解码失败。若重新取得读取电压的次数没有超过预设次数，则存储器管理电路702会再重新取得其他取得电压(例如，读取电压1443)，并且根据重新取得的读取电压1443读取第一存储单元，以重新取得验证比特并执行第一解码操作。

换句话说，当有不可更正的错误比特时，通过重新取得读取电压，一些存储单元的验证比特会被改变，进而改变机率解码算法中若干个机率值，进而有机会改变了解码操作的解码结果。逻辑上来说，上述重新取得读取电压的动作是要翻转(flip)一个码字中的若干比特，并对新的码字重新解码。在一些情况下，在翻转前无法解码的码字(有不可更正的错误比特)，有可能在翻转后可以解码。并且，在一范例实施例中存储器管理电路702会尝试解码数次，直到尝试的次数超过预设次数为止。然而，本发明并不限制预设次数为多少。

值得注意的是，在图13中所举的是SLC快闪存储器的例子，但重新取得读取电压的步骤也可以适用于MLC或是TLC快闪存储器。如图9所示，改变读取电压VA会翻转一个存储单元的LSB，而改变读取电压VB或VC则可以翻转一个存储单元的MSB。因此，改变读取电压VA、VB或VC都可以将一个码字改变为另一个码字。改变码字的结果也适用于图10的TLC快闪存储器。本发明并不限制所使用的是SLC、MLC或是TLC快闪存储器。

在图13的范例实施例中，存储单元的解码初始值是根据一个验证比特而被分为两个数值(例如，n与-n)。根据两种数值来执行的迭代解码也被称为硬比特模式(hard bitmode)的迭代解码。然而，上述改变读取电压的步骤也可以应用在软比特模式(soft bitmode)的迭代解码，其中每一个存储单元的解码初始值是根据多个验证比特所决定。值得注意的是，不论是硬比特模式或是软比特模式，在迭代解码中都会计算比特的机率值，因此都属于机率解码算法。

图14是根据一范例实施例示出软比特模式解码的示意图。

如上所述，当施加读取电压于存储单元的控制栅极以后，随着存储单元是否导通，存储器管理电路702所取得的验证比特会是“0”或是“1”。在此假设若存储单元没有导通时则对应的验证比特是“0”，反之则是“1”。在图14中，存储器管理电路702会施加读取电压V₁～V₅至存储单元以取得5个验证比特。具体来说，读取电压V₁是对应到验证比特b₁；读取电压V₂是对应到验证比特b₂；读取电压V₃是对应到验证比特b₃；读取电压V₄是对应到验证比特b₄；读取电压V₅是对应到验证比特b₅。若一个存储单元的临界电压是在区间1501，则从验证比特b₁至验证比特b₅，存储器管理电路702所取得的验证比特会是“11111”；若存储单元的临界电压是在区间1502，则验证比特会是“01111”；若存储单元的临界电压是在区间1503，则验证比特会是“00111”；若存储单元的临界电压是在区间1504，则验证比特会是“00011”；若存储单元的临界电压是在区间1505，则验证比特会是“00001”；若存储单元的临界电压是在区间1506，则验证比特会是“00000”。

在此范例实施例中，读取电压V₁～V₅的其中之一会被设定为正负号(sign)读取电压。此正负号读取电压是用来决定解码初始值的正负号。例如，若读取电压V₃为正负号读取电压，则区间1501～1503所对应的解码初始值会小于0，并且区间1504～1506所对应的解码初始值会大于0。此外，在每一个区间中，可以事先计算出存储单元属于分布1510的机率与属于分布1520的机率。根据这两个机率可以计算出对数可能性比值(Log LikelihoodRatio，LLR)，而此对数可能性比值可用来决定解码初始值的绝对值的大小。因此，存储器管理电路702是根据正负号读取电压与验证比特b₁～b₅取得存储单元在软比特模式下的解码初始值。举例来说，区间1501～1503所对应的解码初始值会可以分别为-8、-4与-3，区间1504～1506所对应的解码初始值会可以分别为3、4与8。在一范例实施例中，各个区间所对应的解码初始值可以事先被计算出来并且存储在一个查找表中。存储器管理电路702可以将验证比特b₁～b₅输入此查找表中，藉此取得对应的解码初始值。换言之，实作上存储器管理电路702也可以根据验证比特b₁～b₅，而不参照正负号读取电压，便取得存储单元在软比特模式下的解码初始值。此外，若设定不同的正负号读取电压，存储器管理电路702可以使用不同的查找表。

在存储器管理电路702取得解码初始值以后，错误检查与校正电路708会对解码初始值执行迭代解码以取得由多个解码比特组成的码字，并利用这些由多个解码比特组成的码字来判断是否解码成功。若解码失败，存储器管理电路702可以重新取得另一读取电压。

在重新取得另一读取电压以后，每一个区间所对应的对数可能性比值也会改变，因此存储器管理电路702会使用不同的查找表以取得解码初始值。逻辑上来说，改变读取电压是为了翻转一个码字中若干个比特，并且给予不同的解码初始值(改变数值大小或是正负号)，使得改变前无法解码的码字(有不可更正的错误比特)，有可能在改变后可以解码。

在图14的范例实施例中，一个软比特模式解码的解码初始值是由5个验证比特(读取电压)所决定。然而，在其他范例实施例中，一个软比特模式解码的解码初始值也可以由数目更多或更少的验证比特来决定，本发明并不在此限。

然而须注意的是，一般来说，存储器管理电路702是在执行硬比特模式解码操作但发生解码失败时，才会执行上述的软比特模式解码操作。然而由于硬比特模式解码操作与软比特模式解码操作两者在操作上是相互独立，若硬比特模式解码操作与软比特模式解码操作两者接连着执行时，由于软比特模式解码操作不会参考硬比特模式解码操作执行时所得到的相关信息，因此可能会造成可复写式非易失性存储器模块406存取效率的低落。而本发明所提出的方法可以在硬比特模式解码操作中得知一码字中可靠度较低的比特的位置，并取得用于软比特模式解码操作的相关信息(例如，解码初始值)，之后可以将此相关信息使用在软比特模式解码操作中，藉此提高可复写式非易失性存储器模块406的存取效率。以下以详细的实施例进行说明。

图15是根据一范例实施例示出比特标记方法的示意图。

请参照图15，首先，假设在执行硬比特模式解码操作的过程中，存储器管理电路702使用例如图14中的读取电压1440(也称为，第一读取电压)下达读取指令序列(也称为，第一读取指令序列)以读取上述多个第一存储单元以通过错误检查与校正电路708执行硬比特模式解码操作(也称为，第一解码操作)。假设在此次执行硬比特模式解码操作的迭代次数到达最后一次且所取得码字为码字CW1(也称为，第一码字)。码字CW1的值为“10110101”。须注意的是，在本范例实施例中，码字CW1是由8个解码比特所组成(也即，码字CW1包括X个比特，而X为8)。然而，码字CW1也可以是由更多或更少的解码比特所组成。

之后，在执行硬比特模式解码操作的过程中，错误检查与校正电路708会对码字CW1执行奇偶检查程序以产生多个校验子(也称为，第一校验信息)。例如，将码字CW1与奇偶检查矩阵相乘可以得到多个校验子。错误检查与校正电路708会根据所述第一校验信息判断第一码字是否为有效码字。若错误检查与校正电路708判断第一码字非为有效码字时，则会判断码字CW1解码失败。

特别是，在本范例实施例中，存储器管理电路702还会记录对应于码字CW1中各个解码比特所对应的解码初始值。例如，图16是根据一范例实施例示出的对应于码字的解码初始值的示意图。请同时参照图15与图16，假设码字CW1是对应到图16的解码初始值DIV1(也称为，第一解码初始值)，若码字CW1中一个比特数值为“0”，则该比特数值在解码初始值DIV1中所对应的数值为“-8”；若码字CW1中一个比特数值为“1”，则该比特数值在解码初始值DIV1中所对应的数值为“8”。因此，码字CW1所对应的解码初始值DIV1的数值为“8-8 8 8-8 8-8 8”。

请再次参照图15，之后，假设在执行硬比特模式解码操作的过程中，存储器管理电路702使用例如图14中的另一读取电压1442(也称为，第二读取电压)下达另一读取指令序列(也称为，第二读取指令序列)以重新读取上述多个第一存储单元。假设在此次的重新读取并执行硬比特模式解码操作的过程中，迭代次数到达最后一次且所取得码字为CW2(也称为，第二码字)，此码字CW2的数值为“00111101”。须注意的是，码字CW2也是由8个解码比特所组成(也即，码字CW2包括X个比特，而X的值为8)。

之后，错误检查与校正电路708会对码字CW2执行奇偶检查程序以产生多个校验子(也称为，第二校验信息)。例如，将码字CW2与奇偶检查矩阵相乘可以得到多个校验子。存储器管理电路702根据所述第二校验信息判断码字CW2是否为有效码字。若存储器管理电路702判断码字CW2非为有效码字时，则会判断码字CW2解码失败。

特别是，存储器管理电路702可以对码字CW1以及码字CW2进行(或执行)异或(XOR)运算以找出码字CW1与码字CW2中有所差异的比特。如图15所示，对码字CW1与码字CW2进行异或(XOR)运算后可以得知码字CW1中第1、5个比特不同于码字CW2中第1、5个比特。此时，存储器管理电路702可以记录此些由8个解码比特所组成的码字中，第1、5个比特是不可靠的比特(在此称为，第一不可靠比特)。其中，此第一不可靠比特是位在X个比特中的第Y个比特，且Y为小于或等于X的正整数。

在找出上述的第一不可靠比特后，可以修正解码初始值DIV1。详细来说，在图16的解码初始值DIV1中，若解码初始值DIV1中的一个数值为“8”，则代表该数值所对应的解码比特具有较高的机率为“1”。若解码初始值DIV1中的一个数值为“-8”，则代表该数值所对应的解码比特具有较高的机率为“0”。

然而，通过上述的异或运算后可以得知码字CW1中第1、5个比特不同于码字CW2中第1、5个比特，因此存储器管理电路702会记录组成码字的8个比特中，第1、5个比特为不可靠的比特。此时，存储器管理电路702会根据所找出的不可靠的比特(即，第1、5个比特)对应调整解码初始值DIV1中的对应数值(也称为，第一对应数值)。其中，存储器管理电路702会修正解码初始值DIV1中的第1、5个数值以产生调整后的解码初始值。如图16所示，存储器管理电路702会将解码初始值DIV1中的第1个数值从“8”调整为“3”以用于表示该第1个数值所对应的解码比特具有较低的机率为“1”；此外，存储器管理电路702会将解码初始值DIV1中的第5个数值从“-8”调整为“-3”以用于表示该第5数值所对应的解码比特具有较低的机率为“0”。因此，调整解码初始值DIV1后会产生调整后的解码初始值DIV1_1，而解码初始值DIV1_1的数值为“3-8 8 8-3 8-8 8”。

请再次参照图15，之后，假设在执行硬比特模式解码操作的过程中，存储器管理电路702使用例如图14中的另一读取电压1441(也称为，第三读取电压)下达另一读取指令序列(也称为，第三读取指令序列)以重新读取上述多个第一存储单元。假设在此次的重新读取并执行硬比特模式解码操作的过程中，迭代次数到达最后一次且所取得码字为码字CW3(也称为，第三码字)，此码字CW3的值为“01111101”。须注意的是，码字CW3也是由8个解码比特所组成(也即，码字CW3包括X个比特，而X的值为8)。

之后，错误检查与校正电路708会对码字CW3执行奇偶检查程序以产生多个校验子(也称为，第三校验信息)。例如，将码字CW3与奇偶检查矩阵相乘可以得到多个校验子。错误检查与校正电路708根据所述第三校验信息判断码字CW3是否为有效码字。若错误检查与校正电路708判断码字CW3非为有效码字时，则会判断码字CW3解码失败。

特别是，此时存储器管理电路702可以对码字CW2以及码字CW3进行异或(XOR)运算以找出码字CW2与码字CW3中有所差异的比特。如图15所示，对码字CW2与码字CW3进行异或(XOR)运算后可以得知码字CW2中第2个比特不同于码字CW3中第2个比特。此时，存储器管理电路702可以记录此些由8个解码比特所组成的码字中，第2个比特是不可靠比特(在此称为，第二不可靠比特)。其中，此第二不可靠比特是位在X个比特中的第Z个比特，且Z为小于或等于X的正整数。

在找出上述的第二不可靠比特后，可以对解码初始值DIV1_1进行修正。详细来说，通过上述的异或运算后可以得知码字CW2中第2个比特不同于码字CW3中第2个比特，因此存储器管理电路702会记录组成码字的8个比特中，第2个比特为不可靠的比特(也称为，第二不可靠比特)。

此时，存储器管理电路702会根据所找出的第二不可靠的比特(即，第2个比特)对应调整解码初始值DIV1_1中的对应数值(也称为，第二对应数值)。其中，此对应数值是解码初始值DIV1_1中的第2个数值以产生解码初始值DIV1_2。如图16所示，存储器管理电路702会将解码初始值DIV1_2中的第2个数值从“-8”调整为“-4”以用于表示该数值所对应的解码比特具有较低的机率为“0”。因此，将解码初始值DIV1_1调整后会产生解码初始值DIV1_2，而解码初始值DIV1_2的数值为“3-4 8 8-3 8-8 8”。

在此须说明的是，由于一个码字所产生的多个校验子中，若校验子中存在较多个数值1，则代表该码字中存在较多个错误比特；反之，若校验子中存在较少个数值1，则代表该码字中存在较少个错误比特。因此，可以将每个码字所产生的校验子各自作加总后来判断一个码字中的错误比特的数量。在本范例实施例中，假设对应于码字CW1的校验子(即，第一校验信息)的总和为小于对应于码字CW2的校验子(即，第二校验信息)的总和，且对应于码字CW2的校验子(即，第二校验信息)的总和小于对应于码字CW3的校验子(即，第三校验信息)的总和。

由于码字CW1中的错误比特数小于码字CW2中的错误比特数，而码字CW2中的错误比特数小于码字CW3中的错误比特数。可推知，码字CW1中与码字CW2中上述的第一不可靠比特(即，8个比特中的第1、5个比特)应为可靠度最低(或是错误率最高)的比特，故可以将解码初始值DIV1中的第1个数值从“8”调整为“3”藉此表示码字CW1中第1个比特数值具有较低的机率为“1”；类似地，可以将解码初始值DIV1中的第5个数值从“-8”调整为“-3”藉此表示码字CW1中第5个比特数值具有较低的机率为“0”。

此外，由于对应于码字CW3的校验子的总和为最大。因此可以得知，码字CW2中与码字CW3中上述的差异比特(即，8个比特中的第2个比特)应为可靠度次低(或是错误率次高)的比特，故可以将解码初始值DIV1_1中的第2个数值从“-8”调整为“-4”藉此表示码字CW1中第二个比特数值具有较低的机率为“0”。也就是说，解码初始值数值中若一数值的绝对值越小，该数值所对应到的特定的解码比特的机率则越低。例如，解码初始值数值中若一数值为“-3”，则该数值所对应的解码比特被解码为“0”的机率会小于解码初始值数值中数值为“-4”在解码比特中被解码为“0”的机率。

换句话说，上述第一不可靠比特的可靠度会小于第二不可靠比特的可靠度。

之后，存储器管理电路702可以将解码初始值DIV1_2作为软比特模式解码操作(也称为，第二解码操作)的解码初始值以进行解码，藉此可以增加软比特模式解码操作的执行效率。而软比特模式解码操作的执行方式已详述如前，在此不再赘述。

须注意的是，在图15与图16的范例实施例中虽然只执行了三次的硬比特模式的解码操作，然而本发明不限于此。在其他实施例中，还可以执行更多次的硬比特模式的解码操作。例如，还可以执行第四次的硬比特模式的解码操作以产生码字CW4(未示出)，并且可对码字CW3与码字CW4再次执行异或运算以找出错误比特并再次更新解码初始值DIV1_2，并根据更新后的解码初始值执行软比特模式解码操作。

特别是，在本范例实施例中，可复写式非易失性存储器模块406没有记录多个读取电压与可复写式非易失性存储器模块406的多个存储单元的存储状态之间的对应关系。换句话说，若存储器管理电路702依序使用多个读取电压读取存储单元，则使用此些读取电压读取存储单元后所产生的多个校验子的总和并非为按照顺序排列。因此，存储器管理电路702可以将所取得的多个校验子的总和由小到大进行排列以产生一排列顺序，并将对应于校验子的总和为最小的码字与对应于校验子的总和为次小的码字进行异或运算以找出可靠度最低的差异比特并更新对应的解码初始值，并且可以将对应于校验子的总和为次小的码字与对应于校验子的总和为第三小的码字进行异或运算以找出可靠度次低的差异比特并更新对应的解码初始值，以此类推。藉此，本发明也可以应用在未知读取电压与存储单元的存储状态之间的对应关系的情况。

在此须说明的是，上述的图15与图16的范例实施例是应用在重新读取(Retry-Read)机制中。更详细来说，存储器管理电路702会预先配置一预设读取电压组与多个用于重新读取的重新读取电压组。在第一次读取第一存储单元时，存储器管理电路702可以先从上述的预设读取电压组中选择前述的第一读取电压以执行硬比特模式解码操作。当使用预设读取电压组中的第一电压读取第一存储单元但发生解码失败时，存储器管理电路702可以执行重新读取机制。详细来说，存储器管理电路702可以从上述的重新读取电压组的其中之一中选择前述的第二读取电压以执行第一次的重新读取并执行硬比特模式解码操作。在第一次的重新读取的过程中当发生解码失败时，存储器管理电路702可以执行第二次的重新读取。详细来说，存储器管理电路702可以再从上述的重新读取电压组的中选择前述的第三读取电压来读取第一存储单元并执行硬比特模式解码操作。须注意的是，虽然上述实施例只执行了两次重新读取的操作，但本发明并不用于限定重新读取的数量。

图17是根据一范例实施例示出的比特标记方法的流程图。

请参照图17，在步骤S1701中，存储器管理电路702根据多个读取电压中的第一读取电压读取多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息。在步骤S1703中，存储器管理电路702根据第一校验信息判断第一码字是否为有效码字。其中第一码字包括X个比特且X为正整数。若第一码字非为有效码字时，在步骤S1705中，存储器管理电路702根据多个读取电压中的第二读取电压读取所述多个第一存储单元并执行第一解码操作以产生第二码字以及第二校验信息，其中所述第二码字包括X个比特。在步骤S1707中，存储器管理电路702根据第二校验信息判断第二码字是否为有效码字。若第二码字非为有效码字且第一码字的X个比特中的第Y个比特不同于第二码字的X个比特中的第Y个比特时，在步骤S1709中，存储器管理电路702记录X个比特中的第Y个比特为第一不可靠比特。其中Y为小于或等于X的正整数。

综上所述，本发明所提出的比特标记方法、存储器控制电路单元以及存储器存储装置可以在硬比特模式解码操作中得知一码字中可靠度较低的比特，并取得用于软比特模式解码操作的相关信息(例如，解码初始值)，之后可以将此相关信息使用在软比特模式解码操作中，藉此提高可复写式非易失性存储器模块的存取效率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (21)

1.一种比特标记方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述比特标记方法包括：

根据多个读取电压中的第一读取电压读取所述多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息，并且根据所述第一校验信息判断所述第一码字是否为有效码字，其中所述第一码字包括X个比特且X为正整数；

若所述第一码字非为所述有效码字时，根据所述多个读取电压中的第二读取电压读取所述多个第一存储单元并执行所述第一解码操作以产生第二码字以及第二校验信息，并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特；以及

若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

2.根据权利要求1所述的比特标记方法，其中所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

3.根据权利要求1所述的比特标记方法，还包括：

根据所述多个读取电压中的第三读取电压读取所述多个第一存储单元并执行所述第一解码操作以产生第三码字以及第三校验信息，并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特；以及

若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，记录所述X个比特中的第Z个比特为一第二不可靠比特，

其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

4.根据权利要求3所述的比特标记方法，其中所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

5.根据权利要求4所述的比特标记方法，还包括：

根据所述第一不可靠比特调整对应所述第一码字的第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值；

根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值；以及

根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

6.根据权利要求5所述的比特标记方法，其中所述第一解码操作为硬比特模式解码操作且所述第二解码操作为软比特模式解码操作。

7.根据权利要求1所述的比特标记方法，还包括：

对所述第一码字以及所述第二码字执行异或运算以判断所述第一码字的X个比特中的第Y个比特是否相同于所述第二码字的X个比特中的第Y个比特。

8.一种存储器控制电路单元，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个存储单元，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

错误检查与校正电路；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，电性连接至所述主机接口、所述错误检查与校正电路以及所述存储器接口，

其中所述存储器管理电路用以根据多个读取电压中的第一读取电压下达第一读取指令序列以读取所述多个存储单元中的多个第一存储单元，并通过所述错误检查与校正电路执行第一解码操作以产生第一码字以及第一校验信息并且根据所述第一校验信息判断所述第一码字是否为一有效码字，其中所述第一码字包括X个比特且X为正整数，

若所述第一码字非为所述有效码字时，所述存储器管理电路还用以根据所述多个读取电压中的第二读取电压下达第二读取指令序列以读取所述多个第一存储单元，并通过所述错误检查与校正电路执行所述第一解码操作以产生第二码字以及第二校验信息并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特，

若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，所述存储器管理电路还用以记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

9.根据权利要求8所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

10.根据权利要求8所述的存储器控制电路单元，其中

所述存储器管理电路根据所述多个读取电压中的第三读取电压下达第三读取指令序列以读取所述多个第一存储单元，并通过所述错误检查与校正电路执行所述第一解码操作以产生第三码字以及第三校验信息并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特，以及

若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，所述存储器管理电路记录所述X个比特中的第Z个比特为第二不可靠比特，

其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

11.根据权利要求10所述的存储器控制电路单元，其中所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

12.根据权利要求11所述的存储器控制电路单元，其中

所述存储器管理电路根据所述第一不可靠比特调整对应所述第一码字的第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值，

所述存储器管理电路根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值，以及

所述存储器管理电路根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

13.根据权利要求12所述的存储器控制电路单元，其中所述第一解码操作为硬比特模式解码操作且所述第二解码操作为软比特模式解码操作。

14.根据权利要求8所述的存储器控制电路单元，其中

所述存储器管理电路对所述第一码字以及所述第二码字执行异或运算以判断所述第一码字的X个比特中的第Y个比特是否相同于所述第二码字的X个比特中的第Y个比特。

15.一种存储器存储装置，包括：

连接接口单元，用以电性连接至主机系统；

可复写式非易失性存储器模块，具有多个存储单元；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以根据多个读取电压中的第一读取电压下达第一读取指令序列以读取所述多个存储单元中的多个第一存储单元并执行第一解码操作以产生第一码字以及第一校验信息，并且根据所述第一校验信息判断所述第一码字是否为有效码字，其中所述第一码字包括X个比特且X为正整数，

若所述第一码字非为所述有效码字时，所述存储器控制电路单元还用以根据所述多个读取电压中的第二读取电压下达第二读取指令序列以读取所述多个第一存储单元并执行所述第一解码操作以产生第二码字以及第二校验信息，并且根据所述第二校验信息判断所述第二码字是否为所述有效码字，其中所述第二码字包括X个比特，

若所述第二码字非为所述有效码字且所述第一码字的X个比特中的第Y个比特不同于所述第二码字的X个比特中的第Y个比特时，所述存储器控制电路单元还用以记录所述X个比特中的第Y个比特为第一不可靠比特，其中Y为小于或等于X的正整数。

16.根据权利要求15所述的存储器存储装置，其中所述可复写式非易失性存储器模块没有记录所述多个读取电压与所述多个存储单元的存储状态之间的对应关系。

17.根据权利要求15所述的存储器存储装置，其中

所述存储器控制电路单元根据所述多个读取电压中的第三读取电压下达第三读取指令序列以读取所述多个第一存储单元并执行所述第一解码操作以产生第三码字以及第三校验信息，并且根据所述第三校验信息判断所述第三码字是否为所述有效码字，其中所述第三码字包括X个比特，以及

若所述第三码字非为所述有效码字且所述第二码字的X个比特中的第Z个比特不同于所述第三码字的X个比特中的第Z个比特时，所述存储器控制电路单元记录所述X个比特中的第Z个比特为一第二不可靠比特，

其中Z为小于或等于X的正整数，所述第一校验信息的总和小于所述第二校验信息的总和且所述第二校验信息的总和小于所述第三校验信息的总和。

18.根据权利要求17所述的存储器存储装置，其中所述第一不可靠比特的可靠度小于所述第二不可靠比特的可靠度。

19.根据权利要求18所述的存储器存储装置，其中

所述存储器控制电路单元根据所述第一不可靠比特调整对应所述第一码字的第一解码初始值中的第一对应数值，其中所述第一解码初始值包括X个数值，且所述第一对应数值为所述第一解码初始值的X个数值中的第Y个数值，

所述存储器控制电路单元根据所述第二不可靠比特调整所述第一解码初始值中的第二对应数值，其中所述第二对应数值为所述第一解码初始值的X个数值中的第Z个数值，以及

所述存储器控制电路单元根据调整后的所述第一解码初始值执行第二解码操作以产生第四码字。

20.根据权利要求19所述的存储器存储装置，其中所述第一解码操作为硬比特模式解码操作且所述第二解码操作为软比特模式解码操作。

21.根据权利要求15所述的存储器存储装置，其中

所述存储器控制电路单元对所述第一码字以及所述第二码字执行异或运算以判断所述第一码字的X个比特中的第Y个比特是否相同于所述第二码字的X个比特中的第Y个比特。