CN109921385A - Oring电路 - Google Patents

Abstract

本公开提供一种ORing电路，包含输入端、输出端、ORing场效晶体管、比较电路、第一晶体管及第二晶体管。输入端是用以接收输入电压。输出端是用以输出输出电压。ORing场效晶体管电连接于输入端与输出端之间，且包含源极、栅极及漏极，其中源极电连接于输入端，漏极电连接于输出端。比较电路电连接于输入端及栅极。第一晶体管包含第一端、第二端及第三端，其中第一端电连接于输入端及源极，第三端电连接于栅极。第二晶体管包含第四端、第五端及第六端，其中第四端电连接于输出端及漏极，第五端连接于第六端，第六端电连接于第一晶体管的第二端。

Description

ORING电路

技术领域

本公开涉及一种ORing(或闸)电路，特别涉及一种包含工作于非线性模式的ORing场效晶体管(FET,field effect transistor)的ORing电路。

背景技术

随着电子产业的发展，电源供应系统已广泛运用于供应电源。电源供应系统通常包含连接于系统总线的多个相互并联的电源供应单元，相应地，在每个电源供应单元与系统总线之间，需设置具有隔离二极管的ORing装置，以防止反相电流自系统总线倒流至电源供应单元。此外，为于ORing装置上产生较小的电压降，多以ORing场效晶体管替代隔离二极管。

一般而言，ORing场效晶体管工作于线性模式或饱和模式。对于工作于线性模式的ORing场效晶体管而言，当输出电流负载降至零时，栅极至源极电压几近等于栅极至源极阈值电压，导致ORing场效晶体管的漏极至源极电阻维持在最高值，因此，在提供至系统总线的输出电压大于电源供应单元所提供的输入电压时，倒流至ORing场效晶体管的负向电流较小。然而，由于ORing场效晶体管的漏极至源极电阻在重载时较高，导致ORing场效晶体管的电能损耗较大，使得电源传输效率降低。

对于工作于饱和模式的ORing场效晶体管而言，负载于零负载与满载之间变化时，栅极至源极电压均保持在最大值。因此，当输出电流负载处于重载时，较高的栅极至源极电压使ORing场效晶体管具有较低的漏极至源极电阻，并具备较高的电源传输效率。然而，当输出电流负载降至零时，栅极至源极电压维持于最大值，漏极至源极电阻维持于最小值，若输出电压大于输入电压，则倒流至ORing场效晶体管的负向电流较大。

因此，如何发展一种可改善上述现有技术的ORing电路，实为目前迫切的需求。

发明内容

本公开的目的在于提供一种ORing电路。ORing电路的ORing场效晶体管连接于ORing电路的输入端与输出端之间，故输入端与输出端间的电流可通过改变ORing场效晶体管的状态进行控制。此外，因ORing场效晶体管工作于非线性状态，当输出电流负载处于重载时，ORing场效晶体管的漏极至源极电阻较低，具有较高的电源传输效率。当输出电流负载为零或处于轻载时，ORing场效晶体管的漏极至源极电阻较高，致使倒流至ORing场效晶体管的负向电流较小，因此，当输出电压大于输入电压时，由于ORing场效晶体管的漏极至源极电阻较高，可有效限制负向电流。再者，当输入端接地短路时，比较电路会立即关断ORing场效晶体管，以避免输出电压超出额定范围。

为达上述目的，本公开提供一种ORing(或闸)电路，包含输入端、输出端、ORing场效晶体管(FET,field effect transistor)、比较电路、第一晶体管及第二晶体管。输入端是用以接收输入电压。输出端是用以输出输出电压。ORing场效晶体管电连接于输入端与输出端之间，且包含源极、栅极及漏极，其中ORing场效晶体管的源极电连接于输入端，ORing场效晶体管的漏极电连接于输出端。比较电路电连接于输入端及ORing场效晶体管的栅极。第一晶体管包含第一端、第二端及第三端，其中第一端电连接于输入端及ORing场效晶体管的源极，第三端电连接于ORing场效晶体管的栅极。第二晶体管包含第四端、第五端及第六端，其中第四端电连接于输出端及ORing场效晶体管的漏极，第五端是连接于第六端，第六端电连接于第一晶体管的第二端。

附图说明

图1为本公开第一实施例的ORing电路的电路结构示意图。

图2为显示在ORing场效晶体管分别工作于线性模式、非线性模式及饱和模式时，ORing场效晶体管的栅极至源极电压与输出电流负载间的关系曲线的示意图。

图3为显示ORing场效晶体管工作于非线性模式时，ORing场效晶体管的漏极至源极电阻与输出电流负载间的关系曲线的示意图。

图4为本公开第二实施例的ORing电路的电路结构示意图。

图5为本公开第一实施例的ORing电路的变化例的电路结构示意图。

图6为本公开第二实施例的ORing电路的变化例的电路结构示意图。

图7为本公开第一实施例的ORing电路的另一变化例的电路结构示意图。

图8为本公开第二实施例的ORing电路的另一变化例的电路结构示意图。

附图标记说明：

1、1’：ORing电路

11：输入端

12：输出端

Q1：ORing场效晶体管

13、13’：比较电路

131：比较器

131a：反相输入端

131b：非反相输入端

131c：输出端

14：偏压端

T1：第一晶体管

101：第一端

102：第二端

103：第三端

T2：第二晶体管

201：第四端

202：第五端

203：第六端

R1：第一电阻

R2：第二电阻

R3：第三电阻

R4：第四电阻

R5：第五电阻

R6：第六电阻

R7：第七电阻

R8：第八电阻

R9：第九电阻

R10：第十电阻

R11：第十一电阻

C1：第一电容

C2：第二电容

C3：第三电容

D1：第一二极管

D2：第二二极管

D3：第三二极管

D4：第四二极管

D5：第五二极管

B1：第一双载子接面晶体管

B2：第二双载子接面晶体管

B3：第三双载子接面晶体管

Vin：输入电压

Vout：输出电压

RDSon：漏极至源极电阻

具体实施方式

体现本公开特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本公开能够在不同的实施方式上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及图示在本质上是当作说明的用，而非架构于限制本公开。

图1为本公开第一实施例的ORing电路的电路结构示意图。如图1所示，ORing(或闸)电路1包含输入端11、输出端12、ORing场效晶体管(FET,field effect transistor)Q1、比较电路13、第一晶体管T1及第二晶体管T2。输入端11接收输入电压Vin，输出端12输出输出电压Vout。ORing场效晶体管Q1电连接于输入端11与输出端12之间，故输入端11与输出端12间的电流可通过改变ORing场效晶体管Q1的状态进行控制。当输出电压Vout大于输入电压Vin时，ORing电路1可防止电流由输出端12倒流至输入端11。于一些实施例中，输入端11连接于电源供应单元，输出端12连接于系统总线(未图示)，但均不以此为限，而在此情况下，ORing电路1可防止电流由系统总线倒流至电源供应单元。

ORing场效晶体管Q1包含源极、栅极及漏极，其中ORing场效晶体管Q1的源极电连接于输入端11，ORing场效晶体管Q1的漏极电连接于输出端12。

比较电路13电连接于输入端11及ORing场效晶体管Q1的栅极。于此实施例中，比较电路13包含比较器131、第一电阻R1及第二电阻R2。比较器131包含反相输入端131a、非反相输入端131b及输出端131c。反相输入端131a电连接于第一电阻R1的一端，第一电阻R1的另一端电连接于输出端12及ORing场效晶体管Q1的漏极。非反相输入端131b电连接于第二电阻R2的一端，第二电阻R2的另一端电连接于输入端11。输出端131c电连接于ORing场效晶体管Q1的栅极。

第一晶体管T1包含第一端101、第二端102及第三端103，其中第一端101电连接于输入端11及ORing场效晶体管Q1的源极，第三端103电连接于ORing场效晶体管Q1的栅极。

第二晶体管T2包含第四端201、第五端202及第六端203，其中第四端201电连接于输出端12及ORing场效晶体管Q1的漏极，第五端202连接于第六端203，第六端203电连接于第一晶体管T1的第二端102。于一些实施例中，第一晶体管T1及第二晶体管T2可为例如但不限于设置于一个六针脚的SOT-363封装或分别设置于两个三针脚的SOT-23封装。

ORing场效晶体管Q1的偏压情况是取决于输入电压Vin与输出电压Vout间的差异。当输出电压Vout大于输入电压Vin时，ORing场效晶体管Q1维持在关断状态，以进行隔离并防止电流倒流。当输出电压Vout小于输入电压Vin时，ORing场效晶体管Q1维持在导通状态，以使电流在输入端11与输出端12间流通。

ORing电路1的运行原理是说明如下。当输出电压Vout大于输入电压Vin时，输出电压Vout的提升使得流经第二晶体管T2的电流降低，并导致第二晶体管T2关断。第二晶体管T2关断后，所有流经第二晶体管T2的偏压改变流向而转往第一晶体管T1的第二端102。由于第一晶体管T1的第二端102所接收的偏压电压/电流增加，使第一晶体管T1进入饱和模式，导致第一晶体管T1的输出减少，进而使ORing场效晶体管Q1的栅极至源极电压低于起始状态。因此，于ORing场效晶体管Q1中，较低的栅极至源极电压导致较高的漏极至源极电阻，可有效限制电流由输出端12倒流至输入端11。

此外，若输入端11接地短路，则ORing场效晶体管Q1须实时关断以避免ORing场效晶体管Q1的低漏极至源极电阻使输出电压Vout下降至零。于此情况下，ORing场效晶体管Q1是由比较电路13的比较器131进行关断。当输入端11接地短路时，输入电压Vin立刻降低至零，比较器131强制ORing场效晶体管Q1的栅极至源极电压下降至零，以使ORing场效晶体管Q1及时具有极大的漏极至源极电阻。因此，比较电路13可防止输出电压Vout超出额定范围。

另一方面，当输出电压Vout小于输入电压Vin时，流经第二晶体管T2的电流增加，使得流至第二晶体管T2的偏压上升，故第二晶体管T2自第一晶体管T1的第二端102汲取更多的偏压电流。由于第一晶体管T1的第二端102所接收的偏压下降，第一晶体管T1的第三端103的电压提升，进而使ORing场效晶体管Q1的栅极至源极电压提升。相应地，ORing场效晶体管Q1的漏极至源极电阻降低，从而使传输至输出端12的电压增加。

由此可知，当输出电压Vout大于输入电压Vin时，ORing场效晶体管Q1的漏极至源极电阻较高，可有效限制倒流至ORing场效晶体管Q1的负向电流。此外，当输入端11接地短路时，比较电路13可立即关断ORing场效晶体管Q1，以防止输出电压Vout超出额定范围。再者，当输出电压Vout小于输入电压Vin时，ORing场效晶体管Q1的漏极至源极电阻较低，使得ORing场效晶体管Q1的损耗较低，具有优选的电源传输效率。在ORing电路1的输入端11及输出端12分别连接于电源供应单元及系统总线的情况下，可提升电源供应的效率。

图2为显示在ORing场效晶体管分别工作于线性模式、非线性模式及饱和模式时，ORing场效晶体管的栅极至源极电压与输出电流负载间的关系曲线的示意图，图3为显示ORing场效晶体管工作于非线性模式时，ORing场效晶体管的漏极至源极电阻与输出电流负载间的关系曲线的示意图。如图2所示，三条样式各异的曲线分别代表在本公开工作于非线性模式的ORing场效晶体管Q1与现有工作于线性模式及饱和模式的ORing场效晶体管中，ORing场效晶体管的栅极至源极电压与输出电流负载间的关系。值得注意的是，在工作于非线性模式的ORing场效晶体管Q1中，栅极至源极电压随着输出电流负载的改变而产生明显变化。于重载时，工作于非线性模式的ORing场效晶体管Q1的栅极至源极电压和工作于饱和模式的ORing场效晶体管的栅极至源极电压相同，均具有较高值。于无负载或轻载时，工作于非线性模式的ORing场效晶体管Q1的栅极至源极电压和工作于线性模式的ORing场效晶体管的栅极至源极电压相同，均具有较低值，且等同于栅极至源极阈值电压。由于ORing场效晶体管的栅极至源极电压与漏极至源极电阻成反比，ORing场效晶体管Q1的漏极至源极电阻是对应受ORing场效晶体管Q1的栅极至源极电压影响。如图3所示，ORing场效晶体管Q1的漏极至源极电阻RDSon在重载时较低，在无负载或轻载时较高。因此，在重载时，较低的漏极至源极电阻RDSon使得流经ORing场效晶体管Q1的电流增加，而在无负载或轻载时，若输出电压Vout大于输入电压Vin，则较高的漏极至源极电阻RDSon使得ORing场效晶体管Q1足以防止电流倒流。此外，在多数负载条件下，ORing场效晶体管Q1的漏极至源极电阻均维持在较低值，故可有效提升电源传输效率。相较于现有工作于线性模式及饱和模式的ORing场效晶体管，本公开工作于非线性模式的ORing场效晶体管Q1具有工作于线性模式及饱和模式的ORing场效晶体管的优点，同时克服其缺点。换言之，本公开工作于非线性模式的ORing场效晶体管Q1可在各种工作状态下保持较高的电源传输效率，并有效防止负向电流倒流至ORing电路1的输入端11。

请再参阅图1。于一些实施例中，ORing电路1还包含第一二极管D1、第三电阻R3及第四电阻R4。第一二极管D1的阳极端电连接于第一晶体管T1的第三端103，第一二极管D1的阴极端电连接于于第三电阻R3的一端，第三电阻R3的另一端电连接于ORing场效晶体管Q1的栅极。第四电阻R4的一端电连接于输入端11及ORing场效晶体管Q1的源极，第四电阻R4的另一端电连接于ORing场效晶体管Q1的栅极。

于一些实施例中，ORing电路1还包含偏压端14、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8及第二二极管D2，其中电压端14用于接收偏压电压。第五电阻R5的一端电连接于第一晶体管T1的第三端103，第五电阻R5的另一端电连接于偏压端14。第六电阻R6的一端电连接于偏压端14，第六电阻R6的另一端电连接于第七电阻R7的一端及第二晶体管T2的第六端203，第七电阻R7的另一端电连接于第一晶体管T1的第二端102。第二二极管D2的阳极端电连接于输出端12、ORing场效晶体管Q1的漏极及第二晶体管T2的第四端201，第二二极管D2的阴极端电连接于第八电阻R8的一端，第八电阻R8的另一端电连接于偏压端14。

于一些实施例中，ORing电路1的比较电路13还包含第二电容C2、第三电容C3、第三二极管D3、第四二极管D4、第九电阻R9及第十电阻R10。第二电容C2的两端分别电连接于比较器131的反相输入端131a及非反相输入端131b。第三二极管D3是与第四二极管D4串联连接，第三二极管D3的阳极端电连接于输入端11，第四二极管D4的阴极端电连接于比较器131的反相输入端131a。第九电阻R9的一端电连接于比较器131的反相输入端131a，第九电阻R9的另一端是接地。第十电阻R10的一端电连接于第三二极管D3的阴极端及第四二极管D4的阳极端，第十电阻R10的另一端是接地。第三电容C3是与第十电阻R10并联连接。

图4为本公开第二实施例的ORing电路的电路结构示意图，其中与图1中相似的电路元件是以相同标号表示，于此不再赘述。如图4所示，ORing电路1’包含输入端11、输出端12、ORing场效晶体管Q1、比较电路13’、第一晶体管T1及第二晶体管T2。于此实施例中，比较电路13’包含第一双载子接面晶体管(BJT,bipolar junction transistor)B1、第一电容C1、第五二极管D5及第十一电阻R11。第一双载子接面晶体管B1包含集极、基极及射极，第一双载子接面晶体管B1的集极电连接于ORing场效晶体管Q1的栅极，第一双载子接面晶体管B1的基极电连接于接地的第一电容C1，第一双载子接面晶体管B1的射极电连接于输入端11。第五二极管D5的阳极端电连接于输入端11及第一双载子接面晶体管B1的射极，第五二极管D5的阴极端电连接于第一双载子接面晶体管B1的基极。第十一电阻R11是与第一电容C1并联连接。于此实施例中，当输入端11接地短路时，比较电路13’的第一双载子接面晶体管B1关断ORing场效晶体管Q1。

图5为本公开第一实施例的ORing电路的变化例的电路结构示意图，图6为本公开第二实施例的ORing电路的变化例的电路结构示意图。于一些实施例中，如第5及6图所示，ORing电路(1、1’)还包含第二双载子接面晶体管B2及第三双载子接面晶体管B3。第二双载子接面晶体管B2包含集极、基极及射极，其中第二双载子接面晶体管B2的集极电连接于输入端11及ORing场效晶体管Q1的源极，第二双载子接面晶体管B2的基极连接于第二双载子接面晶体管B2的射极，第二双载子接面晶体管B2的射极电连接于第一晶体管T1的第一端101。第三双载子接面晶体管B3包含集极、基极及射极，其中第三双载子接面晶体管B3的集极电连接于输出端12及ORing场效晶体管Q1的漏极，第三双载子接面晶体管B3的基极连接于第三双载子接面晶体管B3的射极，第三双载子接面晶体管B3的射极电连接于第二晶体管T2的第四端201。于一些实施例中，第二双载子接面晶体管B2及第三双载子接面晶体管B3可为例如但不限于设置于一个六针脚的SOT-363封装或分别设置于两个三针脚的SOT-23封装。

于本公开的ORing电路(1、1’)中，第一晶体管T1及第二晶体管T2以场效晶体管或双载子接面晶体管为佳，但不以此为限。于一些实施例中，如第1、4、5及6图所示，第一晶体管T1及第二晶体管T2为场效晶体管。相应地，第一端101、第二端102及第三端103分别为第一晶体管T1的源极、栅极及漏极，第四端201、第五端202及第六端203分别为第二晶体管T2的源极、栅极及漏极。而于另一些实施例中，如第7及8图所示，第一晶体管T1及第二晶体管T2为双载子接面晶体管。相应地，第一端101、第二端102及第三端103分别为第一晶体管T1的射极、基极及集极，第四端201、第五端202及第六端203分别为第二晶体管T2的射极、基极及集极。

综上所述，本公开提供一种ORing电路。ORing电路的ORing场效晶体管连接于ORing电路的输入端与输出端之间，故输入端与输出端间的电流可通过改变ORing场效晶体管的状态进行控制。此外，因ORing场效晶体管工作于非线性状态，当输出电流负载处于重载时，ORing场效晶体管的漏极至源极电阻较低，具有较高的电源传输效率。当输出电流负载为零或处于轻载时，ORing场效晶体管的漏极至源极电阻较高，致使倒流至ORing场效晶体管的负向电流较小，因此，当输出电压大于输入电压时，由于ORing场效晶体管的漏极至源极电阻较高，可有效限制负向电流。再者，当输入端接地短路时，比较电路会立即关断ORing场效晶体管，以避免输出电压超出额定范围。

须注意，上述仅是为说明本公开而提出的优选实施例，本公开不限于所述的实施例，本公开的范围由权利要求决定。且本公开可由本领域技术人员进行多种修改，但皆不脱离权利要求所保护的范围。

Claims (17)

1.一种ORing(或闸)电路，包含：

一输入端，是用以接收一输入电压；

一输出端，是用以输出一输出电压；

一ORing场效晶体管(FET,field effect transistor)，电连接于该输入端与该输出端之间，且包含一源极、一栅极及一漏极，其中该ORing场效晶体管的该源极电连接于该输入端，该ORing场效晶体管的该漏极电连接于该输出端；

一比较电路，电连接于该输入端及该ORing场效晶体管的该栅极；

一第一晶体管，包含一第一端、一第二端及一第三端，其中该第一端电连接于该输入端及该ORing场效晶体管的该源极，该第三端电连接于该ORing场效晶体管的该栅极；以及

一第二晶体管，包含一第四端、一第五端及一第六端，其中该第四端电连接于该输出端及该ORing场效晶体管的该漏极，该第五端是连接于该第六端，该第六端电连接于该第一晶体管的该第二端。

2.如权利要求1所述的ORing电路，其中该比较电路包含一比较器、一第一电阻及一第二电阻，该比较器包含一反相输入端、一非反相输入端及一输出端，其中该反相输入端电连接于该第一电阻的一端，该第一电阻的另一端电连接于该输出端及该ORing场效晶体管的该漏极，该非反相输入端电连接于该第二电阻的一端，该第二电阻的另一端电连接于该输入端，该输出端电连接于该ORing场效晶体管的该栅极。

3.如权利要求2所述的ORing电路，其中该比较电路还包含一第二电容、一第三电容、一第三二极管、一第四二极管、一第九电阻及一第十电阻，其中第二电容的两端分别电连接于该比较器的该反相输入端及该非反相输入端，该第三二极管是与该第四二极管串联连接，该第三二极管的一阳极端电连接于该输入端，该第四二极管的一阴极端电连接于该比较器的该反相输入端，该第九电阻的一端电连接于该比较器的该反相输入端，该第九电阻的另一端是接地，该第十电阻的一端电连接于该第三二极管的一阴极端及该第四二极管的一阳极端，该第十电阻的另一端是接地，该第三电容是与该第十电阻并联连接。

4.如权利要求1所述的ORing电路，其中该比较电路包含一第一双载子接面晶体管(BJT,bipolar junction transistor)及一第一电容，其中该第一电容是接地并与一电阻并联连接，该第一双载子接面晶体管包含一集极、一基极及一射极，该第一双载子接面晶体管的该集极电连接于该ORing场效晶体管的该栅极，该第一双载子接面晶体管的该基极电连接于该第一电容，该第一双载子接面晶体管的该射极电连接于该输入端。

5.如权利要求4所述的ORing电路，其中该比较电路还包含一第五二极管，其中该第五二极管的一阳极端电连接于该输入端及该第一双载子接面晶体管的该射极，该第五二极管的一阴极端电连接于该第一双载子接面晶体管的该基极。

6.如权利要求1所述的ORing电路，其中该第一晶体管及该第二晶体管为场效晶体管，该第一端、该第二端及该第三端分别为该第一晶体管的一源极、一栅极及一漏极，该第四端、该第五端及该第六端分别为该第二晶体管的一源极、一栅极及一漏极。

7.如权利要求1所述的ORing电路，其中该第一晶体管及该第二晶体管为双载子接面晶体管，该第一端、该第二端及该第三端分别为该第一晶体管的一射极、一基极及一集极，该第四端、该第五端及该第六端分别为该第二晶体管的一射极、一基极及一集极。

8.如权利要求1所述的ORing电路，其中该第一晶体管及该第二晶体管是设置于一个六针脚的SOT-363封装或分别设置于两个三针脚的SOT-23封装。

9.如权利要求1所述的ORing电路，还包含一第二双载子接面晶体管及一第三双载子接面晶体管，其中该第二双载子接面晶体管包含一集极、一基极及一射极，该第二双载子接面晶体管的该集极电连接于该输入端及该ORing场效晶体管的该源极，该第二双载子接面晶体管的该基极是连接于该第二双载子接面晶体管的该射极，该第二双载子接面晶体管的该射极电连接于该第一晶体管的该第一端，该第三双载子接面晶体管包含一集极、一基极及一射极，该第三双载子接面晶体管的该集极电连接于该输出端及该ORing场效晶体管的该漏极，该第三双载子接面晶体管的该基极是连接于该第三双载子接面晶体管的该射极，该第三双载子接面晶体管的该射极电连接于该第二晶体管的该第四端。

10.如权利要求9所述的ORing电路，其中该第二双载子接面晶体管及该第三双载子接面晶体管是设置于一个六针脚的SOT-363封装或分别设置于两个三针脚的SOT-23封装。

11.如权利要求1所述的ORing电路，还包含一第一二极管及一第三电阻，其中该第一二极管的一阳极端电连接于该第一晶体管的该第三端，该第一二极管的一阴极端电连接于该第三电阻的一端，该第三电阻的另一端电连接于该ORing场效晶体管的该栅极。

12.如权利要求1所述的ORing电路，还包含一第四电阻，其中该第四电阻的一端电连接于该输入端及该ORing场效晶体管的该源极，该第四电阻的另一端电连接于该ORing场效晶体管的该栅极。

13.如权利要求1所述的ORing电路，还包含一偏压端，该偏压端是架构于接收一偏压电压。

14.如权利要求13所述的ORing电路，还包含一第五电阻，其中该第五电阻的一端电连接于该第一晶体管的该第三端，该第五电阻的另一端电连接于该偏压端。

15.如权利要求13所述的ORing电路，还包含一第六电阻及一第七电阻，其中该第六电阻的一端电连接于该偏压端，该第六电阻的另一端电连接于该第七电阻的一端及该第二晶体管的该第六端，该第七电阻的另一端电连接于该第一晶体管的该第二端。

16.如权利要求13所述的ORing电路，还包含一第二二极管及一第八电阻，其中该第二二极管的一阳极端电连接于该输出端、该ORing场效晶体管的该漏极及该第二晶体管的该第四端，该第二二极管的一阴极端电连接于该第八电阻的一端，该第八电阻的另一端电连接于该偏压端。

17.如权利要求1所述的ORing电路，其中该输入端电连接于一电源供应单元，该输出端电连接于一系统总线。