CN109917847A - 一种稳压电路及稳压芯片 - Google Patents

Abstract

本发明公开了一种稳压电路，包括：偏置电路，用于提供稳定的第一电流和第二电流；控制电路，具有第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第六NMOS管、第七NMOS管和功率管，用于对功率管的输出电流进行推挽式控制，实现输出电流的快速调节；负载电路，具有电容和电阻。本发明的稳压电路能够实现推挽式瞬时响应，其响应速度快。

Description

一种稳压电路及稳压芯片

技术领域

本发明涉及稳压技术领域，尤其涉及一种稳压电路。

背景技术

稳压电路是指在输入电压、负载、环境温度、电路参数等发生变化时，仍然能保持输出电压恒定的电路，其能提供稳定的直流电源，被广泛应用于各种电子设备中。

如图1所示，是现有的线性稳压电路的结构示意图。其包括误差放大器EA、功率管MP、第一电阻R1和第二电阻R2，其中，误差放大器EA的反相输入端用于输入参考电压，输出端与功率管MP的栅极连接；功率管MP的源极连接至电源VDD，漏极通过串联的第一电阻R1和第二电阻R2接地；误差放大器EA的同相输入端连接至第一电阻R1与第二电路R2的连接点。误差放大器EA通过在第一电阻R1与第二电阻R2的连接点处采样，得到与输出电压V_out成比例的反馈电压，并将反馈电压与基准电压V_ref进行比较，输出误差放大信号，从而控制功率管MP的栅极电压，实现对功率管MP输出电流的调节，使输出电压V_out稳定。

然而，由于现有的线性稳压电路中通过误差放大信号来对功率管输出电流进行线性调节，其调节速度慢，且存在瞬间响应速度慢的问题。

发明内容

针对上述问题，本发明的一种稳压电路及稳压芯片，能够有效提升瞬时响应速度，能对功率管输出电流进行快速调节。

为解决上述技术问题，本发明的一种稳压电路，包括：

偏置电路，用于提供第一电流和第二电流；

控制电路，具有第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第六NMOS管、第七NMOS管和功率管；

负载电路，具有电容和电阻；其中，

所述第一NMOS管的漏极与栅极连接并用于输入所述第一电流，所述第一NMOS管的栅极与所述第三NMOS管的栅极连接，源极接地；

所述第二NMOS管的漏极与栅极连接并用于输入所述第二电流，所述第二NMOS管的栅极与所述第一PMOS管的栅极连接，源极接地；

所述第三NMOS管的漏极分别与所述第一PMOS管的栅极和所述第四NMOS管的源极连接，源极接地；

所述第四NMOS管的栅极分别与所述第五NMOS管的漏极和所述第三PMOS管的漏极连接，漏极与所述第二PMOS管的漏极连接，源极与所述第一PMOS管的漏极连接；

所述第五NMOS管的栅极分别与所述第六NMOS管的源极和所述第七NMOS管的漏极连接，漏极与所述第三PMOS管的漏极连接；

所述第一PMOS管的源极与所述功率管的漏极连接；

所述功率管的栅极与所述第二PMOS管的漏极连接，源极连接至电源；

所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，源极连接至所述电源；

第三PMOS管的栅极与漏极连接，源极连接至所述电源；

所述第六NMOS管的栅极分别与漏极、所述电容的第一端、所述第七NMOS管的栅极和输出电压端连接，所述第六NMOS管的漏极与所述功率管的漏极连接，源极与所述第七NMOS管的漏极连接；所述电容的第二端和所述第七NMOS管的源极均接地；

所述第七NMOS管的栅极与所述输出电压端连接；

所述电阻的第一端与所述电容的第一端连接，第二端接地。

作为上述方案的改进，所述偏置电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管；其中，

所述第四PMOS管的漏极用于输入基准电压并与栅极连接，源极与所述第五PMOS管的漏极连接；

所述第五PMOS管的栅极与漏极连接，源极连接至所述电源；

所述第六PMOS管的栅极与所述第五PMOS管的栅极连接，源极连接至所述电源，漏极与所述第七PMOS管的源极连接；

所述第七PMOS管的栅极与所述第四PMOS管的栅极连接，漏极与所述第一NMOS管的漏极连接；

所述第八PMOS管的栅极与所述第六PMOS管的栅极连接，源极连接至所述电源，漏极与所述第九PMOS管的源极连接；

所述第九PMOS管的栅极与所述第七PMOS管的栅极连接，漏极与所述第二NMOS管的漏极连接。

作为上述方案的改进，所述第四PMOS管的导电常数K₂₄、所述第五PMOS管的导电常数K₂₅、所述第六PMOS管的导电常数K₂₆和所述第七PMOS管的导电常数K₂₇满足：

本发明还提供一种稳压芯片，包括上述任一种稳压电路。

与现有技术相比，本发明的稳压电路及芯片，由于通过第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第六NMOS管、第七NMOS管和功率管构成推挽式的控制电路，能够对功率管的输出电流进行快速调节，进而可有效提升稳压电路的瞬时响应速度。

附图说明

图1是现有技术中线性稳压电路的结构示意图。

图2是本发明实施例1的一种稳压电路的结构示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

下面结合具体实施例和附图对本发明的技术方案进行清楚、完整的描述。

请参见图2，是本发明的一种稳压电路的结构示意图。

如图2所示，该稳压电路包括：偏置电路1，用于提供第一电流和第二电流；控制电路2，具有第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第六NMOS管N6、第七NMOS管N7和功率管MP；负载电路3，具有电容C_L和电阻R_L；其中，所述第一NMOS管N1的漏极与栅极连接并用于输入所述第一电流，所述第一NMOS管N1的栅极与所述第三NMOS管N3的栅极连接，源极接地；所述第二NMOS管N2的漏极与栅极连接并用于输入所述第二电流，所述第二NMOS管N2的栅极与所述第一PMOS管P1的栅极连接，源极接地；所述第三NMOS管N3的漏极分别与所述第一PMOS管P1的栅极和所述第四NMOS管N4的源极连接，源极接地；所述第四NMOS管N4的栅极分别与所述第五NMOS管N5的漏极和所述第三PMOS管P3的漏极连接，漏极与所述第二PMOS管P2的漏极连接，源极与所述第一PMOS管P1的漏极连接；所述第五NMOS管N5的栅极分别与所述第六NMOS管N6的源极和所述第七NMOS管N7的漏极连接，漏极与所述第三PMOS管P3的漏极连接；所述第一PMOS管P1的源极与所述功率管MP的漏极连接；所述功率管MP的栅极与所述第二PMOS管P2的漏极连接，源极连接至电源；所述第二PMOS管P2的栅极与所述第三PMOS管P3的栅极连接，源极连接至所述电源；第三PMOS管P3的栅极与漏极连接，源极连接至所述电源；所述第六NMOS管N6的栅极分别与漏极、所述电容C_L的第一端、所述第七NMOS管N7的栅极和输出电压端连接，所述第六NMOS管N6的漏极与所述功率管MP的漏极连接，源极与所述第七NMOS管N7的漏极连接；所述电容C_L的第二端和所述第七NMOS管N7的源极均接地；所述第七NMOS管N7的栅极与所述输出电压端连接；所述电阻R_L的第一端与所述电容C_L的第一端连接，第二端接地。

在本发明的稳压电路中，设定功率管MP的漏极与第一PMOS管P1的源极的连接点为第一连接点A，由于第一连接点A处的电压与输出电压的电位相同，因而当输出电压的电压升高或降低时，第一连接点A处的电压会随之发生相应的变化；此外，第六NMOS管N6和第七NMOS管N7的串联支路并联于负载电路3的两端，控制电路2在第六NMOS管N6的源极与第七NMOS管N7的漏极的连接处采样反馈电压，设定反馈电压的采样点为反馈点B，反馈点B处的电压与输出电压的变化同步；设定功率管MP的栅极与第二PMOS管P2的漏极的连接点为第二连接点C。

本发明的稳压电路的工作过程为：

当输出电压升高时，第一连接点A处的电压升高，第一PMOS管P1的栅源电压降低，则促使流经第一PMOS管P1的电流增大，且因流经第三NMOS管N3的电流保持恒定，则流经第四NMOS管N4的电流减小；同时，由于反馈点B处的电压也随着输出电压的升高而升高，则流经第五NMOS管N5的电流增大，第五NMOS管N5的漏极电压降低，进而使得流经第四NMOS管N4的电流减小得更快；再者，由于流经第二PMOS管P2和第三PMOS管P3的电流相同，则当流经第三PMOS管P3的电流增大时，则流经第二PMOS管P2的电流也同步增大，促使第二连接点C处的电压增大、功率管MP的栅源电压增大，进而使得流经功率管MP的电流减小，第一连接点A处的电压降低，将输出电压拉低并恢复至正常状态。

当输出电压降低时，第一连接点的电压降低，第一PMOS管P1的栅源电压升高，则流经第一PMOS管P1的电流减小，且因流经第三NMOS管N3的电流保持恒定，则促使流经第四NMOS管N4的电流增大；同时，由于反馈点B处的电压随输出电压的降低而降低，则流经第五NMOS管N5的电流减小，第五NMOS管N5的漏极电压升高，第四NMOS管N4的栅极电压升高，进而使得流经第四NMOS管N4的电流增大的更快；再者，由于流经第二PMOS管P2和第三PMOS管P3的电流相同，则当流经第三PMOS管P3的电流减小时，则流经第二PMOS管P2的电流也同步减小，促使第二连接点C处的电压降低、功率管MP的栅源电压降低，进而使得流经功率管MP的电流增大，第一连接点A处的电压升高，将输出电压拉高并恢复至正常状态。

进一步地，为了提高基准电流复制到其他电路结构时的精确性，本发明的稳压电路中，所述偏置电路1包括第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8和第九PMOS管P9；其中，所述第四PMOS管P4的漏极用于输入基准电压并与栅极连接，源极与所述第五PMOS管P5的漏极连接；所述第五PMOS管P5的栅极与漏极连接，源极连接至所述电源；所述第六PMOS管P6的栅极与所述第五PMOS管P5的栅极连接，源极连接至所述电源，漏极与所述第七PMOS管P7的源极连接；所述第七PMOS管P7的栅极与所述第四PMOS管P4的栅极连接，漏极与所述第一NMOS管N1的漏极连接；所述第八PMOS管P8的栅极与所述第六PMOS管P6的栅极连接，源极连接至所述电源，漏极与所述第九PMOS管P9的源极连接；所述第九PMOS管P9的栅极与所述第七PMOS管P7的栅极连接，漏极与所述第二NMOS管N2的漏极连接。

优选地，偏置电路1中的第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7的电导常数满足：

本发明还提供一种稳压芯片，包括上述任一种稳压电路。

接下来，对本发明的稳压电路进行定量分析：

1、对偏置电路1进行分析：

在本发明的偏置电路1中，为了抑制沟道长度调制的影响，采用共源共栅电流镜结构来向控制电路2提供基准电流I_ref，其中，第四PMOS管P4和第五PMOS管P5串联，第四PMOS管P4和第七PMOS管P7、第五PMOS管P5和第六PMOS管P6构成电流镜结构，并且，第四PMOS管P4、第五PMOS管P5、第六PMOS管P6和第七PMOS管P7的电导常数满足：其中，K₂₄为第四PMOS管P4的电导常数、K₂₅为第五PMOS管P5的电导常数、K₂₆为第六PMOS管P6的电导常数、K₂₇为第七PMOS管P7的电导常数，则流经第一NMOS管N1的电流I₁₁和流经第二NMOS管N2的电流I₁₂为：

其中，I₂₆为流经第六PMOS管P6的电流，K₂₈为第八PMOS管P8的电导常数，I₂₈为流经第八PMOS管P8的电流，I_ref为标准电流。

2、对控制电路2进行分析：

在本发明的控制电路2中，由于第六NMOS管N6的栅极与漏极连接，则第六NMOS管N6运行于饱和区，第七NMOS管N7运行于可变电阻R_L区，则流经第六NMOS管N6的电流I₁₆和第七NMOS管N7的电流I₁₇分别为：

且，I₁₆＝I₁₇ (5)

其中，K₁₆和V_GS16分别为第六NMOS管N6的电导常数和栅源电压；K₁₇和V_GS17分别为第七NMOS管N7的电导常数和栅源电压；V_TH为开启电压。

由式(3)和(5)，可得出：

V_GS17＝V_out (7)

V_DS17＝V_fb (8)

V_GS16＝V_out-V_fb (9)

其中，V_fb为反馈电压，即B点处的电压。

由式(4)、(6)～(9)可进一步得出：

其中，K₁₆为第六NMOS管N6的电导常数，K₁₇为第七NMOS管N7的电导常数。

对等式(10)进行求导，可得出：

由等式(11)可知，反馈点B处的电压与输出电压V_out之间的导数大于0，因此，反馈点B处的电压与输出电压V_out之间呈正比例关系，反馈点B处的电压随输出电压V_out的升高而升高，以及随输出电压V_out的降低而降低，即反馈点B处电压的变化与输出电压V_out的变化同步。

另外，由于流经第五NMOS管N5的电流I₁₅和第五NMOS管N5的栅源电压V_GS15分别为：

V_GS15＝V_fb (13)

则，由等式(12)和(13)可得出

并且，因为第三PMOS管P3的漏极与栅极连接，则流经第三PMOS管P3的电流I₂₃与流经第五NOMS管的电流I₁₅相同，即

I₁₅＝I₂₃ (15)

再者，由于第三PMOS管P3与第二PMOS管P2构成电流镜结构，则流经第二PMOS管P2的电流I₂₂为

其中，K₂₂为第二PMOS管P2的电导常数、K₂₃为第三PMOS管P3的电导常数。由等式(15)和(16)，可得

由等式(17)可知，流经第二PMOS管P2的电流I₂₂随反馈点B处的电压升高而增大。

由于输出电压V_out与第一PMOS管P1的源极连接，则考虑沟道调制效应可知，输出电压V_out和流经第一PMOS管P1的电流I₂₁的关系满足：

V_DS21＝V_out-V_DS13 (19)

其中，K₂₁为第一PMOS管P1的电导常数、V_TP为考虑沟道调制效应时的开启电压、V_DS21为第一PMOS管P1的栅漏电压、λ表示V_DS21对漏极电流的影响参数。I₂₁中的负号用于指示流经第一PMOS管P1的电流方向为由源极流向漏极。

当考虑沟道效应时，可得出流经第一PMOS管P1的源漏电流I₂₁为：

当输出电压V_out发生变化时，设定其变化量为△V_out，第一PMOS管P1的漏源电压V_DS21与输出电压V_out的变化关系如下：

V_DS21＝ΔV_out-V_D13 (21)

由于流经第三NMOS管N3的总电流不变，因此当流经第一PMOS管P1的电流发生变化时，则流经第四NMOS管N4的电流随之变化，即

ΔI₂₂＝-ΔI₁₄ (22)

其中，ΔI₂₂为流经第一PMOS管P1的电流的变化量，ΔI₁₄为流经四NMOS管的电流的变化量。

由等式(20)～(22)可得，流经第四NMOS管N4的电流与输出电压的关系如下：

其中，ΔI₁₁为流经第一NMOS管N1的电流变化量，V_D13为第三NMOS管N3的漏极电压；由式(23)可知，当输出电压的变化量△V_out为负时，ΔI₁₄为正；即，当输出电压V_out减小时，流经第四NMOS管N4的电流增大；输出电压V_out增加时，流经第四NMOS管N4的电流减小；同时，当流经第四NMOS管N4的电流减小时，流经第二PMOS管P2的电流增大，将第二连接点C处的电压拉高，进而功率管MP的栅极电压升高。

进一步地，流经功率管MP电流为：

其中，K_P为功率管MP的电导常数，V_GSP为功率管MP的栅源电压。当功率管MP的栅极电压升高时，栅源电压V_GSP降低，流经功率管MP的电流I_P减小，则第一连接点A处的电压降低，将输出电压V_out拉低并恢复正常状态。

综上，当输出电压V_out升高时，由式(11)可知，反馈点B处的电压也升高，第五NMOS管N5的栅极电压随之升高，由式(14)可知，流经第五NMOS管N5的电流随之增大，由于第三PMOS管P3以二极管形式连接，同时与第二PMOS管P2构成电流镜结构，因此流经第二PMOS管P2的电流随之增大，由于第五NMOS管N5的栅极电压升高，漏极电压降低，即第四NMOS管N4的栅极电压降低，由式(23)可知，流经第四NMOS管N4的电流随之减小，则将第二连接点C处的电压拉高，即功率管MP的栅极电压随之升高，由式(24)可知，流过功率管MP的电流随之减小，将输出电压Vout拉低恢复至正常状态。

当输出电压Vout降低时，由式(11)可知，反馈点B处的电压也降低，第五NMOS管N5的栅极电压随之下降，由式(14)可知，流经第五NMOS管N5的电流随之减小，第三PMOS管P3以二极管形式连接，同时与第二PMOS管P2构成电流镜结构，因此流经第二PMOS管P2的电流随之减小，由于第五NMOS管N5的栅极电压减小，漏极电压升高，即第四NMOS管N4的栅极电压升高，由式(23)可知，流经第四NMOS管N4的电流随之增大，则将第二连接点C处的电压拉低，即功率管MP的栅极电压随之降低，由式(24)可知，流过功率管MP的电流随之增大，将输出电压Vout拉高恢复至正常状态。

进一步地，由式(10)和(17)可得，流经第二PMOS管P2的电流I₁₂为：

其中，K₁₅为第五NMOS管N5的电导常数，K₁₄为第四NMOS管N4的电导常数，K₁₆为第六NMOS管N6的电导常数，K₁₇为第七NMOS管N7的电导常数。

由于第一NMOS管N1以二极管形式连接，第三NMOS管N3与第一NMOS管N1构成电流镜结构，因此流过第三NMOS管N3的电流I₁₃为：

其中，K₁₃为第三NMOS管N3的电导常数，K₁₁为第一NMOS管N1的电导常数，I₂₇为流经第七PMOS管P7的电流。

由式(1)和(26)，可得

在稳压电路设计过程中设置流经第四NMOS管N4的电流I₁₄占流经第三NMOS管N3的电流I₁₃的一半，则

由于流经第二PMOS管P2的电流与流经第四NMOS管N4的电流相同，则由式(25)、(27)(28)可得，输出电压与基准电流的关系表达式为：

在本发明的上述实施例中，K_1i用于表示第i个NMOS管的电导常数，K_2i用于表示第i个PMOS管的电导常数，其中，K_mi＝μ_miC_ox(W/L)_mi，m＝1或m＝2；当m＝1时，i＝1，2，…7；当m＝2时，i＝1，2，…9；μ_mi为第mi个MOS管的电子迁移率；C_ox为单位面积的栅极电容量；(W/L)_mi为第mi个MOS管的宽长比。

以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，故凡未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (4)

1.一种稳压电路，其特征在于，包括：

偏置电路，用于提供第一电流和第二电流；

控制电路，具有第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第六NMOS管、第七NMOS管和功率管；

负载电路，具有电容和电阻；其中，

所述第一NMOS管的漏极与栅极连接并用于输入所述第一电流，所述第一NMOS管的栅极与所述第三NMOS管的栅极连接，源极接地；

所述第二NMOS管的漏极与栅极连接并用于输入所述第二电流，所述第二NMOS管的栅极与所述第一PMOS管的栅极连接，源极接地；

所述第三NMOS管的漏极分别与所述第一PMOS管的栅极和所述第四NMOS管的源极连接，源极接地；

所述第四NMOS管的栅极分别与所述第五NMOS管的漏极和所述第三PMOS管的漏极连接，漏极与所述第二PMOS管的漏极连接，源极与所述第一PMOS管的漏极连接；

所述第五NMOS管的栅极分别与所述第六NMOS管的源极和所述第七NMOS管的漏极连接，漏极与所述第三PMOS管的漏极连接，源极接地；

所述第一PMOS管的源极与所述功率管的漏极连接；

所述功率管的栅极与所述第二PMOS管的漏极连接，源极连接至电源；

所述第二PMOS管的栅极与所述第三PMOS管的栅极连接，源极连接至所述电源；

第三PMOS管的栅极与漏极连接，源极连接至所述电源；

所述第六NMOS管的栅极分别与漏极、所述电容的第一端、所述第七NMOS管的栅极和输出电压端连接，所述第六NMOS管的漏极与所述功率管的漏极连接，源极与所述第七NMOS管的漏极连接；所述电容的第二端和所述第七NMOS管的源极均接地；

所述第七NMOS管的栅极与所述输出电压端连接；

所述电阻的第一端与所述电容的第一端连接，第二端接地。

2.如权利要求1所述的稳压电路，其特征在于，所述偏置电路包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管；其中，

所述第四PMOS管的漏极用于输入基准电压并与栅极连接，源极与所述第五PMOS管的漏极连接；

所述第五PMOS管的栅极与漏极连接，源极连接至所述电源；

所述第六PMOS管的栅极与所述第五PMOS管的栅极连接，源极连接至所述电源，漏极与所述第七PMOS管的源极连接；

所述第七PMOS管的栅极与所述第四PMOS管的栅极连接，漏极与所述第一NMOS管的漏极连接；

所述第八PMOS管的栅极与所述第六PMOS管的栅极连接，源极连接至所述电源，漏极与所述第九PMOS管的源极连接；

所述第九PMOS管的栅极与所述第七PMOS管的栅极连接，漏极与所述第二NMOS管的漏极连接。

3.如权利要求2所述的稳压电路，其特征在于，所述第四PMOS管的导电常数K₂₄、所述第五PMOS管的导电常数K₂₅、所述第六PMOS管的导电常数K₂₆和所述第七PMOS管的导电常数K₂₇满足：

4.一种稳压芯片，其特征在于，包括如权利要求1～3中任一项所述的稳压电路。