CN109860055A - 半导体元件的制造方法 - Google Patents

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metal
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罗伊辰
张容浩
林立德
林斌彦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件的制造方法包括以下步骤。第一栅电极及第二栅电极形成于基板上方，第一栅电极与第二栅电极之间具有层间介电层。实施第一蚀刻步骤以蚀刻第一栅电极及第二栅电极。横跨蚀刻后的第一栅电极及第二栅电极及层间介电层而形成牺牲层。实施第二蚀刻步骤以蚀刻牺牲层及蚀刻后的第一栅电极及第二栅电极。

Description

半导体元件的制造方法
技术领域
本揭露有关于一种半导体元件的制造方法，特别是有关于具有栅极回蚀刻的半导体元件的制造方法。
背景技术
随着半导体工业奋力争取更高的元件密度、更高效能，及更低成本，已遇到涉及制造及设计的问题。这些问题的一个解决方案是开发鳍式场效晶体管(fin-like fieldeffect transistor；FinFET)。鳍式场效晶体管包括以独立方式形成于基板主表面上方的垂直薄鳍。源极、漏极及通道区域定义于此鳍内。晶体管的栅极环绕在鳍的通道区域周围。此配置允许栅极在通道中自三个侧面感应电流。因而，鳍式场效晶体管元件具有电流更高及短通道效应减少的益处。
随着集成电路材料已实现的技术进步，鳍式场效晶体管及其他金氧半导体场效晶体管(metal oxide semiconductor field effect transistor；MOSFET)的尺寸已日益减小。例如，高介电常数金属栅极(high-k metal gate；HKMG)制程已应用至鳍式场效晶体管。
发明内容
于部分实施方式中，一种方法包含以下步骤。第一栅电极及第二栅电极形成于基板上方，第一栅电极与第二栅电极之间具有层间介电层。实施第一蚀刻步骤以蚀刻第一栅电极及第二栅电极。横跨蚀刻后的第一栅电极及第二栅电极及层间介电层而形成牺牲层。实施第二蚀刻步骤以蚀刻牺牲层及蚀刻后的第一栅电极及第二栅电极。
附图说明
本揭露的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准实务，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1A至图1B图示依据一些实施例形成半导体元件的一方法的方块图；
图2至图15是晶圆W处于图1A至图1B中的方法的各个阶段的透视图；
图16至图23是半导体元件处于图1A至图1B中的方法的各个阶段的横截面视图；以及
图24是依据本揭露的一些实施例的一电浆腔体的横截面视图。
具体实施方式
以下揭露提供众多不同实施例或实例以用于实施本案提供标的的不同特征。下文描述组件及配置的特定实例以简化本揭露。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭露可在各种实例中反复参考数字及/或字母。此反复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语以便于描述，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括元件在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
本揭露的实施例提供金属栅极回蚀(metal gate etch back；MGEB)制程，此可用于多种元件类型中的任何一种。例如，本揭露的实施例可用以形成适合用于以下各者的栅极堆叠：平面式块材金氧半导体场效晶体管(metal-oxide-semiconductor field-effecttransistor；MOSFET)、例如鳍式场效晶体管元件的多栅极晶体管(平面式或垂直式)、环绕式栅极(gate all-around；GAA)元件、Omega栅极元件(Ω-gate)或Pi栅极元件(Π-gate)，及应变半导体元件、绝缘体上覆硅(silicon on insulator；SOI)元件、部分耗尽的绝缘体上覆硅元件、完全耗尽的绝缘体上覆硅元件等。此外，本案揭示的实施例可用于P型及/或N型元件的形成。
现在请参照图1A及图1B，图1A及图1B绘示依据一些实施例的用于制造半导体元件的一示例性方法M，其中此制造包括金属栅极回蚀制程。方法M包括整个制造流程的相关部分。应理解，可在图1A及图1B所示的操作之前、期间，及之后提供额外操作，且下文所述的操作中的一些操作可经替换或消除而获得方法的额外实施例。这些操作/制程的次序可互换。方法M包括制造鳍式场效晶体管元件。然而，鳍式场效晶体管元件的制造仅为根据本揭露的一些实施例用于描述金属栅极回蚀制程的实例。
图2至图23绘示根据本揭露的一些实施例的处于方法M的各个阶段的晶圆W。方法M自方块S10开始，在此步骤中衬垫层、遮罩层，及光阻层依序形成于基板上方。请参照图2，在方块S10的一些实施例中，晶圆W经历一系列沉积及光微影制程，以使得衬垫层120、遮罩层130，及图案化光阻层140形成于晶圆W的基板110上。在一些实施例中，基板110是半导体基板，如块材半导体、绝缘体上覆半导体(semiconductor on insulator；SOI)基板或类似物。一般而言，绝缘体上覆半导体基板包含形成于绝缘体层上的半导体材料层。绝缘体层可例如为埋置式氧化物(buried oxide；BOX)层、氧化硅层或类似物。绝缘体层设置在基板上，例如硅基板或玻璃基板。亦可使用其他基板，如多层基板或梯度基板。在一些实施例中，基板110的半导体材料可包括硅、锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括硅者(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及/或磷砷化镓铟(GaInAsP)、或上述各者的组合。
在一些实施例中，衬垫层120是一薄膜，此薄膜包含通过使用例如热氧化制程而形成的氧化硅。衬垫层120可作为基板110与遮罩层130之间的黏着层。衬垫层120亦可充当用于蚀刻遮罩层130的蚀刻停止层。在一些实施例中，遮罩层130由氮化硅形成，例如通过使用低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)或电浆增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)而形成。遮罩层130在后续光微影制程期间用作硬遮罩。光阻层140形成于遮罩层130上并随后被图案化，在光阻层140中形成开口140，从而曝露遮罩层130的区域。
返回参照图1A，此方法M继续进行至方块S11，在此方块中，基板经图案化以形成一或多个鳍。参照图3，在方块S11的一些实施例中，遮罩层130及衬垫层120透过光阻层140被蚀刻，从而曝露位于下方的基板110。蚀刻曝露的基板110，形成沟槽T。基板110位于相邻沟槽T之间的一部分可被视作鳍150。蚀刻基板110之后，移除光阻层140。接着，可选择性地实施清洁步骤以移除半导体基板110的自然氧化物。可通过使用例如稀释的氢氟酸(HF)实施清洁。
返回参照图1A，此方法M继续进行至方块S12，在此方块中，形成一隔离介电质以覆盖鳍。参照图4，形成隔离介电质160以过填充沟槽并覆盖鳍150。沟槽T中的隔离介电质160可被视作浅沟槽隔离(shallow trench isolation；STI)结构。在一些实施例中，隔离介电质160由氧化硅、氮化硅、氮氧化硅、掺杂氟的硅玻璃(fluoride-doped silicate glass；FSG)，或其他低介电常数介电材料。在一些实施例中，隔离介电质160可通过使用高密度电浆(high density plasma；HDP)化学气相沉积(chemical vapor deposition；CVD)制程而形成，并使用硅烷(SiH4)及氧气(O2)作为反应前驱物。在其他一些实施例中，隔离介电质160可通过使用次大气压化学气相沉积(sub-atmospheric CVD；SACVD)制程或高深宽比制程(high aspect-ratio process；HARP)而形成，其中处理气体可包含正硅酸四乙酯(TEOS)及臭氧(O3)。在其他实施例中，隔离介电质160可通过使用旋涂介电质(spin-on dielectric；SOD)制程而形成，如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。可使用其他制程及材料。在一些实施例中，隔离介电质160可具有多层结构，例如热氧化物衬垫层，其于衬垫上方形成有氮化硅。此后，可选择性地对隔离介电质160实施热退火。
返回参照图1A，此方法M继续进行至方块S13，在此方块中，对隔离介电质实施平坦化制程。参照图5，实施诸如化学机械研磨(chemical mechanical polish；CMP)的平坦化制程，以移除鳍150上方的过量隔离介电质160。在一些实施例中，平坦化制程亦可移除遮罩层130及衬垫层120，以使得鳍150的顶面曝露。在其他一些实施例中，平坦化制程在遮罩层130曝露时停止。在此种实施例中，遮罩层130可在平坦化时充当化学机械研磨停止层。如若未通过平坦化制程移除遮罩层130及衬垫层120，则遮罩层130(如若由氮化硅形成)可通过湿式制程移除，此制程使用热磷酸(H3PO4)，及衬垫层120(如若由氧化硅形成)可通过使用稀释的氢氟酸(HF)而移除。
返回参照图1A，此方法M继续进行至方块S14，在此方块中，对隔离介电质进行凹陷。参照图6，隔离介电质160例如经由蚀刻步骤而凹陷，其中稀释的氢氟酸(HF)、SiCoNi(包括氢氟酸(HF)及氨水(NH3))等可用作蚀刻剂。凹陷隔离介电质160之后，鳍150的一部分高于隔离介电质160的顶面。
应理解，上述方块S10-S14仅为如何形成鳍150及浅沟槽绝缘结构160的实例。在其他实施例中，介电层可形成于基板110顶面上方；可蚀刻穿过介电层形成沟槽；同质磊晶结构可在沟槽中磊晶生长；及介电层可经凹陷以使得同质磊晶结构自介电层突出以形成鳍。在其他实施例中，异质异质磊晶结构可用于鳍。例如，半导体鳍150可经凹陷，且在其位置上磊晶生长与经凹陷的半导体不同的材料。在其他实施例中，介电层可形成于基板110顶面上方；可蚀刻穿过介电层形成沟槽；异质磊晶结构可在沟槽中使用不同于基板110的材料而磊晶生长；及介电层可经凹陷以使得异质磊晶结构自介电层突出以形成鳍。在磊晶生长同质磊晶或异质磊晶结构的一些实施例中，成长材料可在成长期间于原位(in-situ)掺杂，此可免去先前的鳍布植，尽管原位及布植掺杂可同时使用。在一些实施例中，半导体鳍150可包括硅锗(SixGe1-x，其中x可在约0与1之间)、碳化硅、纯或实质上纯的锗、第III-V族化合物半导体、第II-VI族化合物半导体等。例如，用于形成第III-V族化合物半导体的可用材料包括但不限于砷化铟(InAs)、砷化铝(AlAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、磷化铝(AlP)、磷化镓(GaP)或类似物。
返回参照图1A，方法M继续进行至方块S15，在此方块中，在鳍上方依序形成栅极介电层及虚设栅电极层。参照图7，栅极介电层170毯覆形成于基板110上方以覆盖半导体鳍150及隔离介电质160，且虚设栅电极层180形成于栅极介电层170上方。在一些实施例中，栅极介电层170由高介电常数介电材料制成，如金属氧化物、过渡金属氧化物或类似物。高介电常数介电材料的实例包括但不限于氧化铪(HfO2)、氧化硅铪(HfSiO)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金，或其他合适的介电材料。在一些实施例中，栅极介电层170为氧化物层。栅极介电层170可由例如化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、电浆增强化学气相沉积(plasma enhanced CVD；PECVD)或其他适合的制程而形成。
在一些实施例中，虚设栅电极层180可包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物，或金属。在一些实施例中，虚设栅电极层180包括含金属材料，如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、铷(Ru)、铝(Al)、上述各者的组合，或多层上述材料。虚设栅电极层180可通过化学气相沉积、物理气相沉积、溅镀沉积或其他适用于沉积导电材料的技术沉积而成。
返回参照图1A，方法M继续进行至方块S16，在此方块中，在虚设栅电极层上方形成图案化遮罩层。参照图8，在方块S16的一些实施例中，遮罩层190形成于虚设栅电极层180上方，随后经图案化以形成第一、第二及第三遮罩部分191、192及193。第一遮罩部分191具有一宽度，此宽度小于第二遮罩部分192的宽度，及第二遮罩部分192的宽度小于第三遮罩部分193的宽度。遮罩部分191至193保护位于下层的部分的虚设栅电极层180及栅极介电层170免于受后续蚀刻制程影响。因此，图示的遮罩部分191至193之间的宽度差异导致随后形成的栅电极具有不同的宽度。图案化遮罩层190可由一系列步骤形成，包括沉积、光微影图案化，及蚀刻制程。光微影图案化制程可包括光阻涂覆(例如旋涂涂覆)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如硬烘烤)，及/或他适用的制程。蚀刻制程可包括干式蚀刻、湿式蚀刻及/或其他蚀刻方法(例如，反应性离子蚀刻(reactive ion etch；RIE))。
返回参照图1A，此方法M继续进行至方块S17，在此方块中，虚设栅电极层及栅极介电层经图案化以形成虚设栅极结构。参照图9，在方块S17的一些实施例中，通过使用图案化遮罩190作为蚀刻遮罩实施一或更多个蚀刻制程以形成第一、第二及第三虚设栅极结构201、202及203，这些结构环绕在半导体鳍150周围，且在蚀刻之后，此图案化遮罩层190被移除。每一虚设栅极结构皆包括一栅极介电层170及一虚设栅电极层180于栅极介电层170上方。虚设栅极结构201至203具有实质上平行的纵轴，这些纵轴实质上垂直于半导体鳍150的纵轴。虚设栅极结构201至203的宽度与对应的遮罩部分191至193的宽度相关连，且第一虚设栅极结构201因此具有一宽度，此宽度小于第二虚设栅极结构202的宽度，且第二虚设栅极结构202的宽度小于第三虚设栅极结构203的宽度。虚设栅极结构201至203将通过使用“后栅极(gate-last)”或替换栅极制程而被置换为置换栅极结构。
返回参照图1A，方法M继续进行至方块S18，在此方块中，沿虚设栅极结构侧壁形成栅极间隔物。参照图10，在方块S18的一些实施例中，栅极间隔物210沿虚设栅极结构201至203的侧壁而形成。在一些实施例中，栅极间隔物210可包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧氮化硅、碳氧化硅、多孔介电材料、氢掺杂碳氧化硅(SiOC:H)、低介电常数介电材料，或其他适合的介电材料。栅极间隔物210可包括由不同的介电材料制成的单层或多层结构。形成栅极间隔物210的方法包括在图10中图示的结构上毯覆形成介电层，例如通过使用以下制程：化学气相沉积、物理气相沉积，或原子层沉积，并实施诸如非等向性蚀刻的蚀刻制程以移除介电层的水平部分。介电层在虚设栅极结构201至203的侧壁上的剩余部分可充当栅极间隔物210。在一些实施例中，栅极间隔物210可用以偏移随后形成的掺杂区域，如源极/漏极区域。栅极间隔物210可进一步用于设计或修改源极/漏极区域轮廓。
请参照图1B，方法M继续进行至方块S19，在此方块中，形成源极/漏极凹陷至鳍内。参照图11，在方块S19的一些实施例中，半导体鳍150未被虚设栅极结构201至203及栅极间隔物210覆盖的部分经凹陷以形成凹陷220。在此次移除后，剩余的半导体鳍150具有突出部分152及埋置部分154。埋置部分154被埋置在隔离介电质160中及凹陷220下方。突出部分152自埋置部分154突出。虚设栅极结构201至203环绕在突出部分152周围，由此，突出部分152可作为晶体管的通道区域。与虚设栅极结构201至203分离的埋置部分154可充当晶体管的源极/漏极区域。
凹陷220的形成可包括干式蚀刻制程、湿式蚀刻制程，或干式蚀刻与湿式蚀刻制程的组合。此蚀刻制程可包括将虚设栅极结构201至203及栅极间隔物210用作遮罩的反应性离子蚀刻(reactive ion etch；RIE)，或任何其他适合的移除制程。在蚀刻制程之后，在一些实施例中，可实施预清洁制程以利用氢氟酸(HF)或其他适合的溶液清洁凹陷220。
返回参照图1B，方法M继续进行至方块S20，在此方块中，源极/漏极结构形成至凹陷中。参照图12，在方块S20的一些实施例中，磊晶源极/漏极结构230分别形成于凹陷220中。磊晶源极/漏极结构230可通过使用一或多个磊晶(epi)制程而形成，以使得硅特征、硅锗(SiGe)特征、硅磷(SiP)特征、碳化硅(SiC)特征及/或其他适合的特征可以晶态形成于半导体鳍150的埋置部分154上。在一些实施例中，磊晶源极/漏极结构230的晶格常数不同于半导体鳍150的晶格常数，使得磊晶源极/漏极结构230之间的通道区域可经应变或受磊晶源极/漏极结构230的应力，以提升半导体元件的载流子迁移率并增强元件效能。
磊晶制程包括化学气相沉积沉积技术(例如，气态磊晶(vapor-phase epitaxy；VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶，及/或其他适合的制程。磊晶制程可使用气态及/或液态前驱物，这些前驱物与半导体鳍150的组成物(例如硅、硅锗、硅磷或类似物)相互作用。磊晶源极/漏极结构230可于原位掺杂。掺杂物种包括p型掺杂物，如硼或氟化硼(BF2)；n型掺杂物，如磷或砷；及/或其他适合的掺杂物，包括上述各者的组合。若磊晶源极/漏极结构230并非于原位掺杂，则实施布植制程以掺杂磊晶源极/漏极结构230。可实施一或多个退火制程以活化磊晶源极/漏极结构230。退火制程包括快速热退火(rapid thermal annealing；RTA)及/或激光退火制程。
返回参照图1B，方法M继续进行至方块S21，在此方块中，层间介电(interlayerdielectric；ILD)层形成在源极/漏极结构上方。参照图13，在方块S21的一些实施例中，层间介电层240形成于源极/漏极结构230、虚设栅极结构201至203，及栅极间隔物210上方，且随后实施化学机械研磨制程以移除层间介电层240的过量材料，以曝露虚设栅极结构201至203。化学机械研磨制程可利用虚设栅极结构201至203及栅极间隔物210的顶面来平坦化层间介电层240的顶面。在一些实施例中，层间介电层240包括氧化硅、氮化硅、氮氧化硅、正硅酸四乙酯(TEOS)、磷硅酸玻璃(phosphosilicate glass；PSG)、硼磷硅酸玻璃(borophosphosilicate glass；BPSG)、低介电常数介电材料，及/或其他适合的介电材料。低介电常数介电材料的实例包括但不限于含氟硅玻璃(fluorinated silica glass；FSG)、碳掺杂氧化硅(carbon doped silicon oxide)、非晶含氟碳(amorphous fluorinatedcarbon)、聚对二甲苯基(parylene)、双苯环丁烯(bis-benzocyclobutenes；BCB)，或聚酰亚胺(polyimide)。层间介电层240可通过使用例如化学气相沉积、原子层沉积、旋涂玻璃(spin-on glass；SOG)或其他适合的技术而形成。在一些实施例中，在形成层间介电层240之前，接触蚀刻停止层(contact etch stop layer；CESL)选择性地形成于源极/漏极结构230上方，随后层间介电层240形成于接触蚀刻停止层上方。接触蚀刻停止层具有不同于层间介电层240的材料。举例而言，接触蚀刻停止层包括氮化硅、氮氧化硅或其他适合的材料。接触蚀刻停止层可通过使用例如电浆增强化学气相沉积、低压化学气相沉积、原子层沉积，或其他适合的技术而形成。
返回参照图1B，此方法M继续进行至方块S22，在此方块中，移除虚设栅极结构以形成栅极沟槽。参照图14，在方块S22的一些实施例中，移除虚设栅极结构201至203(如图13所示)以形成第一、第二及第三栅极沟槽GT1、GT2及GT3，并以栅极间隔物210作为其侧壁。栅极沟槽GT1至GT3的宽度与对应的虚设栅极结构201至203相关连，且第一栅极沟槽GT1因此具有一宽度，此宽度小于第二栅极沟槽GT2的宽度，且第二栅极沟槽GT2的宽度小于第三栅极沟槽GT3的宽度。在一些实施例中通过实施第一蚀刻制程，及在第一蚀刻制程之后实施第二蚀刻制程而移除虚设栅极结构201至203。在一些实施例中，虚设栅电极层180(如图13所示)主要通过第一蚀刻制程而被移除，及栅极介电层170(如图13所示)主要通过第二蚀刻制程而经移除，第二蚀刻制程使用的蚀刻剂不同于第一蚀刻制程所使用的蚀刻剂。在一些实施例中，移除虚设栅电极层180，而栅极介电层170保留在栅极沟槽GT1至GT3中。
返回参照图1B，此方法M随后继续进行至方块S23，在此方块中，栅极结构形成于栅极沟槽中。参照图15及图16，其中图16是晶圆W沿图15中的线16-16截取的剖面图。在方块S23的一些实施例中，第一、第二及第三栅极结构G1、G2，及G3分别形成于第一、第二及第三栅极沟槽GT1、GT2及GT3中(如图14所示)。栅极结构G1至G3的宽度与对应的栅极沟槽GT1至GT3相关连，且第一栅极结构G1因此具有一宽度，此宽度小于第二栅极结构G2的宽度，且第二栅极结构G2的宽度小于第三栅极结构G3的宽度。
形成这些栅极结构的示例性方法可包括于晶圆W上方毯覆式形成栅极介电层，于毯覆式栅极介电层上方形成一或更多个功函数金属层，于一或更多个功函数金属层上方形成填充金属层，及实施化学机械研磨制程以移除填充金属层、一或多个功函数金属层，及栅极介电层的超出栅极沟槽GT1、GT2及GT3之外的过量材料。由于此方法，第一栅极结构G1包括栅极介电层251及由栅极介电层251环绕的功函数金属层261，第二栅极结构G2包括栅极介电层252、由栅极介电层252环绕的功函数金属层262，及由功函数金属层262环绕的填充金属272，且第三栅极结构G3包括栅极介电层253、由栅极介电层253环绕的功函数金属层263，及由功函数金属层263环绕的填充金属273。第一栅极结构G1的功函数金属层261可同等地被称作第一栅电极GE1，功函数金属层262与第二栅极结构G2的填充金属272的组合可同等地被称作第二栅电极GE2，及功函数金属层263与第三栅极结构G3的填充金属273的组合可同等地被称作第三栅电极GE3。
在一些实施例中，栅极介电层251、252及/或253可包括例如高介电常数介电材料，如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆，或上述各者的组合。在一些实施例中，栅极介电层251、252及/或253可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化钛锶(SrTiO3、STO)、氧化钛钡(BaTiO3、BTO)、氧化锆钡(BaZrO)、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)，及上述各者的组合。在替代性实施例中，栅极介电层251、252，及/或253可具有多层结构，如一层氧化硅(例如，介面层)与另一层高介电常数材料。在一些实施例中，栅极介电层251、252，及253由相同材料制成，因为这些栅极介电层由毯覆沉积于基板110上方的相同介电层形成。
功函数金属层261、262，及/或263包括适合的功函数金属以向相应的栅电极GE1、GE2，及GE3提供适合的功函数。在一些实施例中，功函数金属层261、262及/或263可包括一或更多个n型功函数金属(N金属)以用于在基板110上形成n型晶体管。n型功函数金属可示例性地包括但不限于钛铝(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物，及/或其他适合的材料。在一些实施例中，功函数金属层261、262及/或263可包括一或更多个p型功函数金属(P金属)以用于形成在基板110上p型晶体管。p型功函数金属可示例性地包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物，及/或其他适合的材料。功函数金属层261、262，及263中至少两者由不同的金属制成，以便向对应的栅电极提供适合的功函数。
填充金属272及273分别填充功函数金属层262及263中的凹陷。填充金属272及/或273可示例性地包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、碳化钽(TaC)、氮硅化钽(TaSiN)、氮碳化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)，或其他适合的材料。在一些实施例中，填充金属272及/或273由相同金属制成。
如图15及图16中所绘示，第一栅极结构G1与第二栅极结构G2之间的差异包括：第一栅极结构G1不包括埋置在功函数金属层261中的填充金属，而第二栅极结构G2包括埋置在功函数金属层262中的填充金属272。此差异源于第一栅极结构G1与第二栅极结构G2之间的宽度差异。再者，第二栅极结构G2与第三栅极结构G3之间的差异包括：第三栅极结构G3中的填充金属273具有一宽度，此宽度大于第二栅极结构G2中的填充金属272的宽度。此差异源于第二栅极结构G2与第三栅极结构G3之间的宽度差异。
栅极结构G1、G2及G3之间的几何尺寸差异如上文所论述，将于基板110上方产生图案致密区域及图案稀疏区域，从而接着在随后的金属栅极回蚀(metal gate etch back；MGEB)制程中产生负载效应，此将接着妨碍对具有不同几何尺寸的栅极结构G1至G3的蚀刻均匀性的控制。本揭露的实施例提供数项优势，如解决关于金属栅极回蚀负载效应的上述问题的优势，但应理解，其他实施例可提供不同优势，本案中不一定论述全部优势，且并无特定优势为所有实施例所必需。例如，本案论述的实施例在金属栅极回蚀制程期间的中间阶段，额外地横跨蚀刻栅极结构G1至G3、栅极间隔物210，及层间介电层240而沉积一毯覆牺牲层，随后继续进行金属栅极回蚀制程。因为牺牲层在金属栅极回蚀制程期间的中间阶段经毯覆形成于晶圆W上方，因此可覆盖由于具有不同几何尺寸的栅极结构而产生的图案致密区域及图案稀疏区域，从而将减少在金属栅极回蚀制程后续阶段中的负载效应，如下文将进一步描述。
返回参照图1B，方法M中的方块S24至方块S27是针对根据本揭露的一些实施例的具有减少的负载效应的金属栅极回蚀制程。在方块S24的一些实施例中，参照图17，金属栅极回蚀制程始于对第一栅极结构G1、第二栅极结构G2及第三栅极结构G3实施一或多个蚀刻制程，从而在蚀刻后的栅极结构G1至G3上方分别产生第一沟槽T1、第二沟槽T2，及第三沟槽T3。沟槽T1至T3的宽度与相应的栅极结构G1至G3的宽度相关连。因此，第一沟槽T1具有一宽度，此宽度小于第二沟槽T2的宽度，且沟槽T2的宽度小于第三沟槽T3的宽度。例如，沟槽T1的宽度介于约6纳米至约9纳米，沟槽T2的宽度介于约20纳米至约72纳米，及沟槽T3的宽度介于约135纳米至约240纳米。此外，归因于负载效应，沟槽T1至T3的深度是不同的。例如，第一沟槽T1的深度小于第二沟槽T2的深度，且第二沟槽T2的深度小于第三沟槽T3的深度。
相较于栅极间隔物210及层间介电层240，金属栅极回蚀制程中实施的一或多个蚀刻制程对于栅极结构G1至G3的材料而言是选择性的，由此，栅极结构G1至G3的蚀刻速率快于栅极间隔物210的蚀刻速率及层间介电层240的蚀刻速率。因此，一或多个蚀刻制程导致栅极介电质(例如，栅极介电层251'、252'及253')的顶面、功函数金属(例如，功函数金属层261'、262'及263')的顶面，及填充金属(例如，填充金属272'及273')的顶面处于比栅极间隔物210及层间介电层240的顶面更低的位置。此外，相较于填充金属，一或多个蚀刻制程对于栅极介电质及功函数金属而言是选择性的，因此栅极介电质的蚀刻速率或功函数金属的蚀刻速率快于填充金属的蚀刻速率，从而导致填充金属272'及273'自相应的功函数金属层262'及263'中突出。换言之，填充金属272'及273'的顶面处于高于功函数金属层262'及263'的顶面的位置。
用于金属栅极回蚀制程中的一或更多个蚀刻制程包括干式蚀刻、湿式蚀刻、原子层蚀刻(atomic layer etching；ALE)、电浆蚀刻、其他回蚀技术，或上述各者的组合。在一些实施例中，对于栅极介电质(例如栅极介电层251、252及253)及功函数金属(例如功函数金属层261、262及263)具有选择性的一或多个蚀刻制程是使用一或多个蚀刻剂的电浆蚀刻制程，这些蚀刻剂如含氟气体(例如氟化碳(CF4)、氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))及/或含氯气体(例如氯气(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)及/或氯化硼(BCl3))。
电浆是部分离子化的气体混合物，其中，原子或分子中的一小部分已丧失一电子以产生正电荷离子。电场及磁场可用以产生电浆及控制其行为。电浆经由供应至气体混合物的电功率的耗散而产生。功率转移至电子，及这些高能电子随后通过诸如离子化、激发，及解离的初始化制程而与混合物的原子及分子发生碰撞以产生离子、更多电子及自由基。电子撞击可使电浆中的原子或分子离子化，或使分子解离，从而产生自由基。自由基可与适合的气相物种重新组合，以重新产生其初始状态，或产生其他物种。
例如，用于金属栅极回蚀制程中的电浆蚀刻制程使用气体混合物，此气体混合物包括氩气(Ar)、三氯化硼(BCl3)气体、氯气及类似物。三氯化硼(BCl3)的电子撞击解离产生氯化硼(BCln)自由基(n＝1或2)及氯自由基，以选择性地蚀刻栅极介电质及功函数金属。此外，一些氯自由基与BCln自由基重新组合以形成三氯化硼(BCl3)气体。进一步地，氯化硼(BCln)自由基可形成氯化硼(BClx)化合物(x是正整数)。氯化硼(BClx)化合物的形成同等地被称作“聚合作用”。调整电浆蚀刻制程的条件以使得在电浆腔体中，蚀刻现象相较于聚合现象占主导。在一些实施例中，电浆是一循环制程，此制程包括反复进行的第一电浆蚀刻步骤及第二电浆蚀刻步骤。包括反复进行的第一及第二电浆蚀刻步骤的循环制程可有利于减缓负载效应。在一些实施例中，第一电浆蚀刻步骤利用约4mT至约6mT的蚀刻压力、约800W至约1000W的电源功率、约20W至约40W的射频偏压功率、约摄氏70度至约摄氏90度的温度、约150sccm至约250sccm的三氯化硼(BCl3)气体流速，及约150sccm至约250sccm的氯气(Cl2)气体流速。在一些实施例中，第二电浆蚀刻步骤利用约1.7mT至约2.1mT的蚀刻压力、约400W至约600W的电源功率、零射频偏压功率、约摄氏70度至约摄氏90度的温度、约110sccm至约120sccm的氯气(Cl2)气体流速，及约5sccm至约9sccm的氧气(O2)气体流速。如若电浆蚀刻中的制程条件超出上述范围，则所得栅极结构G1至G3的高度可能不符合要求。
在二氧化铪(HfO2)被用作栅极介电质的一些实施例中，将二氧化铪(HfO2)在氩气(Ar)/三氯化硼(BCl3)/氯气(Cl2)电浆中的一示例性蚀刻机制描述如下。例如，铪-氧(Hf-O)键断裂是第一步骤，随后是通过铪(Hf)原子进行的氯(Cl)吸附，此步骤产生固态氯化铪(HfClx)，及通过键裂解氧(O)而进行的氯化硼(BClx)吸附，此步骤产生固态氯氧化硼(BmOCln)。随后，氯化铪(HfClx)及氯氧化铪(BmOCln)固体通过离子撞击反应而经蚀刻为挥发性的氯化铪(HfClx(x＝2-4))及氯氧化硼(BOCl、B2OCl3及B2OCl4)。在氮化钛(TiN)被用作功函数金属的一些实施例中，将氮化钛(TiN)在氩气(Ar)/三氯化硼(BCl3)/氯气(Cl2)电浆中的一示例性蚀刻机制描述如下。例如，氮化钛(TiN)蚀刻始于离子轰击，以使钛-氮(Ti-N)键断裂，并释放氮(N)原子。钛(Ti)位置随后吸附氯(Cl)，从而导致氯化钛(TiCln(n＝1-3))在氮化钛(TiN)层表面上的形成。离子轰击将这些化合物作为氯化钛(TiCln)气体而移除。氮化钛(TiN)表面自身可吸附氯(Cl)以在氮化钛(TiN)层表面上产生氯氮化钛(TiNCl)，随后经受含氯(Cl)的高能离子轰击以将钛(Ti)作为挥发性氯化钛(TiCln)气体而从氯氮化钛(TiNCl)移除。
返回参照图1B，方法M继续进行至方块S25，在此方块S25中，牺牲层在基板上方毯覆形成。参照图18，在方块S25的一些实施例中，毯覆牺牲层280形成于沟槽T1至T3中及形成于整个栅极结构G1至G3、栅极间隔物210及层间介电层240上。因而，牺牲层280可覆盖由于具有不同几何尺寸的栅极结构G1至G3而产生的图案致密区域及图案稀疏区域，此进而将减少金属栅极回蚀制程的后续阶段中的负载效应。
在一些实施例中，牺牲层280的形成包括通过使用含氯气体、氢气(H2)及氩气的气体混合物，对晶圆W实施一电浆处理。在含氯气体是三氯化硼(BCl3)气体的一些实施例中，电浆处理导致三氯化硼(BCl3)的解离，此进而将产生氯化硼(BCln)自由基及氯自由基，如上文所论述。此外，电浆处理亦导致氢气气体的解离，此进而将产生氢自由基。氢自由基与氯自由基反应以产生氯化氢(HCl)气体。以此方式，自氯化硼(BCl3)气体解离出的氯自由基由从氢气(H2)气体解离出的氢自由基消耗。因此，氯自由基与从三氯化硼(BCl3)气体解离出的氯化硼(BCln)自由基的重新组合将减少，此进而将增多电浆腔体中的氯化硼(BCln)自由基。因为氯化硼(BCln)自由基可形成氯化硼(BClx)化合物，增多的氯化硼(BCln)自由基将导致氯化硼(BClx)化合物增多。因而，在通过使用三氯化硼(BCl3)气体及氢气(H2)气体的此电浆处理中，聚合现象相较于蚀刻现象占主导，此进而将导致氯化硼(BClx)化合物层毯覆沉积于晶圆W上方。氯化硼(BClx)化合物层可充当牺牲层280，将在金属栅极回蚀制程的后续阶段中移除此牺牲层。在一些实施例中，氢气(H2)气体的流速范围自约30sccm至约130sccm。如若氢气(H2)气体的流速低于30sccm，则氯化硼(BClx)化合物的沉积量将不足。如若氢气(H2)气体的流速高于30sccm，则氯化硼(BClx)化合物将过厚，难以实现均匀沉积。在一些实施例中，电浆处理利用约10mT至约20mT的蚀刻压力、约400W至约600W的电源功率、约5W至约15W的射频偏压功率、约摄氏100度至约摄氏120度的温度、约150sccm至约250sccm的三氯化硼(BCl3)气体流速、约60sccm至约80sccm的氢气(H2)气体流速，及约190sccm至约210sccm的氩气流速。如若电浆处理的制程条件超出上述范围，则所得牺牲层280的厚度及均匀性可能不符合要求。
如上文所论述，在一些实施例中，在方块S24中回蚀栅极结构G1至G3及在方块S25中形成牺牲层280皆采用使用氯化硼(BCl3)气体的电浆，但方块S24与S25之间的差异包括：方块S25中的电浆处理涉及氢气(H2)气体，及方块S24中的电浆蚀刻制程不涉及氢气(H2)气体。换言之，在含氢环境中实施电浆处理，及在无氢环境中实施电浆蚀刻制程。以此方式，用于方块S24中电浆制程的气体可回蚀栅极结构G1至G3，及用于方块S25中电浆制程的气体(不同于方块S24中使用的气体)可横跨栅极结构G1至G3、栅极间隔物210及层间介电层240而形成氯化硼(BClx)化合物层280。此外，回蚀栅极结构G1至G3的步骤及毯覆式形成氯化硼(BClx)化合物层280的步骤是通过使用电浆而实施的，由此，回蚀栅极结构G1至G3的步骤及毯覆形成氯化硼(BClx)化合物层280的步骤可在原位实施，此进而将防止栅极结构G1至G3的污染。
如本案中所使用，术语“原位”用以描述某些制程，这些制程在元件或基板保持在处理系统(例如包括装载栅腔体、转移腔体、处理腔体，或任何其他流体耦合的腔体)内时实施，且在此处理系统中，例如，处理系统允许基板保持在真空条件下。因而，术语“原位”亦可一般用以指示某些制程，在这些制程中，正在处理的元件或基板并不曝露于外部环境(例如，处理系统外部的环境)。
例如，回蚀栅极结构G1至G3及毯覆式形成氯化硼(BClx)化合物层280的步骤可在同一电浆腔体中实施。在回蚀栅极结构G1至G3期间，如若向电浆腔体引入氯化硼(BCl3)气体，则不引入氢气(H2)气体，以便抑制回蚀期间的聚合作用。在氯化硼(BClx)化合物层280形成期间，向电浆腔体引入三氯化硼(BCl3)气体与氢气(H2)气体的气体混合物，以便改良聚合作用以用于形成氯化硼(BClx)化合物层280。
在一些实施例中，牺牲层280的形成是一循环制程，此循环制程包括至少反复一次沉积步骤及薄化步骤，此将使得牺牲层表面平坦度得以提升。例如，可实施沉积步骤，随后实施薄化步骤，再反复沉积及薄化步骤。在沉积步骤期间，晶圆W经历电浆处理，此处理使用BCl3气体、H2气体与氩气的气体混合物。在薄化步骤期间，晶圆W经历电浆处理，此处理使用氩气，不使用BCl3气体及H2气体。以此方式，在电浆处理中由氩气产生的氩离子可轰击在先前沉积步骤中形成的牺牲层280，由于没有BCl3气体及H2气体，因此可抑制在牺牲层280上沉积更多的BClx化合物。换言之，在含氢环境中实施沉积步骤，及在无氢环境中实施薄化步骤。循环制程可能有利于形成具有所需轮廓及均匀性的牺牲层280。相较于由较少反复的沉积步骤及薄化步骤所形成的牺牲层而言，较多反复的沉积步骤及薄化步骤形成更厚的牺牲层280。例如，相较于由反复两次的沉积步骤及薄化步骤所形成的BClx化合物层而言，反复五次的沉积步骤及薄化步骤形成更厚的BClx化合物层。
因为沉积步骤及薄化步骤是通过使用电浆处理而实现的，因此这些步骤可在原位实施，此进而将防止栅极结构G1至G3的污染。例如，可在同一电浆腔体中实施沉积步骤及薄化步骤。在沉积步骤期间，向电浆腔体引入BCl3气体、H2气体与氩气的气体混合物，以沉积BClx化合物。在薄化步骤期间，停止或暂停向电浆腔体引入BCl3气体及H2气体中的至少一者，以便抑制聚合作用。此外，在薄化步骤期间，继续向电浆腔体中引入氩气，以便通过使用氩离子轰击而使沉积的BClx化合物薄化。
由于此循环制程，在一些实施例中，自功函数金属层261'顶端至牺牲层280的顶面282的距离H1比自功函数金属层262'顶端至牺牲层280的顶面282的距离H2短，及自功函数金属层262'顶端至牺牲层280的顶面282的距离H2比自功函数金属层263'顶端至牺牲层280的顶面282的距离H3短。因而，相较于蚀刻后的栅极结构G1至G3，牺牲层280可形成更光滑的构形，此进而可有利于减少负载效应。
在一些实施例中，循环制程形成牺牲层280，此牺牲层具有包括轮流出现的波峰282p及波谷282t的波状顶面282。波峰282p位于层间介电层240上方，而波谷282t位于相应的栅电极GE1、GE2及GE3上方。如图所示，波峰282p与波谷282t之间的高度差异小于层间介电层240顶面与蚀刻后的栅极结构G1至G3的顶面之间的高度差异。因此，相较于蚀刻后的栅极结构G1至G3，牺牲层280可提供更光滑的构形。此外，如图所示，沟槽T1至T3之间的宽度差异使得牺牲层280中位于沟槽T1至T3中的部分之间产生宽度差异。例如，牺牲层280在第一沟槽T1中的一部分具有一宽度，此宽度小于牺牲层280在第二沟槽T2中的一部分的宽度，而牺牲层280在第二沟槽T2中的此部分的宽度小于牺牲层280在第三沟槽T3中的一部分的宽度。
返回参照图1B，方法M继续进行至方块S26，在此方块中，蚀刻牺牲层及下方的功函数金属及栅极介电质。图19至图21图示了方块S26的一些实施例的顺序阶段。在一些实施例中，对牺牲层280及下层的功函数金属(例如功函数金属层261'、262'及263')及栅极介电质(例如栅极介电层251'、252'及253')实施一或多个蚀刻制程，以便加深沟槽T1至T3。如图18至图21中所示，一或多个蚀刻制程始于牺牲层280，此牺牲层覆盖栅极结构G1至G3、栅极间隔物210及层间介电层240。以此方式，如图21中所示的所得功函数金属层261”至263”之间的高度差异比如图17中所示的功函数金属层261”至263”之间的高度差异小。因此，减少回蚀功函数金属时的负载效应。此外，如图21中所示的所得栅极介电层251”至253”之间的高度差异相较于如图17中所示的功函数金属层251”至253”之间的高度差异亦减小。在一些实施例中，可实施在图18中实施的牺牲层280的形成及在图19至图21中实施的一或多个金属蚀刻制程一或多次，直至达到功函数金属层之间的所需高度差异。
在一些实施例中，用于方块S26中的一或多个蚀刻制程包括干式蚀刻、湿式蚀刻、原子层蚀刻(atomic layer etching；ALE)、电浆蚀刻、其他回蚀技术，或上述各者的组合。在一些实施例中，用于方块S26中的一或多个蚀刻制程是一电浆蚀刻制程，此制程使用一或多个蚀刻剂，如含氟气体(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)，及/或六幅乙烷(C2F6))及/或含氯气体(例如，氯气(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)，及/或三氯化硼(BCl3))。在一些实施例中，电浆蚀刻制程可与方块S24中的回蚀制程使用相同的化学处理。例如，电浆蚀刻制程使用包括氩气、BCl3气体，及Cl2气体的气体混合物，如上文所论述。在方块S26中的电浆蚀刻制程使用BCl3气体的一些实施例中，电浆蚀刻制程中没有H2气体，以便抑制聚合作用。
如上文所论述，在一些实施例中，方块S25中的牺牲层280的形成步骤及方块S26中蚀刻牺牲层280及下层材料的步骤利用了使用BCl3气体的电浆，由此，可在原位实施这些步骤，此进而将防止栅极结构G1至G3的污染。例如，牺牲层280的形成步骤及蚀刻牺牲层280及下层材料的步骤可在同一电浆处理腔体中实施。在BClx化合物层280形成期间，向电浆腔体引入BCl3气体及H2气体，以便提升聚合作用以形成BClx化合物层280。在蚀刻牺牲层280及下层材料期间，停止或暂停向电浆腔体中引入H2气体，以便抑制蚀刻制程期间的聚合作用。
方法M随后继续进行至方块S27，在此方块中，回蚀填充金属。参照图22，在方块S27的一些实施例中，实施选择性回蚀制程以蚀刻填充金属，从而产生更低(或薄化之)填充金属272”及273”。由于从方块S24至方块S27的一系列操作，在一些实施例，所得填充金属273”具有一凹面顶面CT3。此外，在一些实施例中，填充金属273”具有围绕凹面顶面CT3的凸面部分CS。应理解，如若省略方块S25中的步骤(亦即牺牲层的形成)，则填充金属将不具有凹面顶面及/或凸面部分。在一些实施例中，填充金属272”具有一凹面顶面CT2，及填充金属272”的凹面顶面CT2比填充金属273”的凹面顶面CT3窄，因为填充金属272”形成于比沟槽T3窄的沟槽T2中，填充金属273”形成于沟槽T3中。在一些实施例中，功函数金属层261”具有一凹面顶面CT1，凹面顶面CT1比填充金属272”的凹面顶面CT2窄，因为功函数金属层261”形成于比沟槽T2窄的沟槽T1中，填充金属272”形成于沟槽T2中。此外，功函数金属层262”与263”的顶端之间的高度差异HD1小于填充金属272”与273”的顶端之间的高度差异HD2，及功函数金属层261”与262”的顶端之间的高度差异HD3小于填充金属272”与273”的顶端之间的高度差异HD2。因此，显而易见，相较于不使用牺牲层280而形成的半导体元件，所得功函数金属层261”、262”及263”之间的高度差异在使用牺牲层280而形成的半导体元件(参照图18)
中得以减小。
在一些实施例中，回蚀制程使用一蚀刻剂，相较于基板110上的其他材料(例如，功函数金属)，此蚀刻剂对填充金属是选择性的。因此，此蚀刻剂不同于方块S24及方块S26中的回蚀制程中使用的蚀刻剂。在填充金属是钨的一些实施例中，蚀刻剂包括氟基气体(例如，NF3)或Cl2气体与O2气体的气体混合物，相较于功函数金属，此蚀刻剂蚀刻更多填充金属。
返回参照图1B，方法M继续进行至方块S28，在此方块S28中，介电覆盖层形成于回蚀栅极结构上方。参照图23，在方块S28的一些实施例中，形成介电覆盖层290以覆盖经回蚀的栅极结构G1、G2及G3。介电覆盖层290的形成包括例如在晶圆W上形成介电层，随后平坦化介电层以移除超出沟槽T1至T3以外的过量材料。介电覆盖层290是氮化硅、氮氧化硅等，或上述各者的组合。
现请参照图24，此图图示依据本揭露的一些实施例的一示例性电浆腔体900的剖面图。如图24所示，电浆腔体900包括具有接地腔体壁912的腔体底部910。腔体底部910由可移除盖或覆盖物932封闭，及含有台座组合件920，此组合件可在轴954上通过启动台座升举组合件952而升起或降低。感应耦合电浆线圈934围绕盖932及连接至射频电源功率电源936。台座组合件920经由匹配阻抗的射频匹配网路960连接至射频电源940。在电浆腔体900操作期间，台座组合件920在腔体底部910中支撑晶圆W。一或多种气体自气体入口930被供应至电浆腔体900中。挥发性反应产物及未反应电浆物种通过气体移除机构(未绘示)而自电浆腔体900中移除。诸如高压信号的由射频源电源936提供的电源功率应用于感应耦合电浆线圈934，以在电浆腔体900中点燃并维持电浆。电浆在电浆腔体900中的点燃主要通过感应耦合电浆线圈934与源气体的静电耦合，由于应用至感应耦合电浆线圈934的大量值电压及在电浆腔体900中产生的所得电场而实现。一旦点燃，电浆由关连于时变磁场的电磁感应效应而维持，这些时变磁场由应用至感应耦合电浆线圈934的交流电流而产生。经由射频电源940，台座组合件920经电偏压以向晶圆W提供离子能，这些离子能独立于经由感应耦合电浆线圈934及射频源电源936而应用至腔体900的射频电压。此有利于更精确地控制轰击晶圆W表面的离子的能量。
如上文所论述，在一些实施例中，方块S24中的回蚀制程及方块S25中的牺牲层的形成可在同一电浆腔体900(亦即在原位)中实施。此外，在方块S24中的回蚀制程期间，在气体入口930将BCl3气体引入电浆腔体900的一些实施例中，气体入口930不将H2气体引入电浆腔体900，以此抑制聚合作用。相反，在方块S25中的牺牲层的形成期间，气体入口930至少将BCl3气体及H2气体引入电浆腔体900。
如上文所论述，在方块S25包括反复的沉积步骤及薄化步骤的一些实施例中，沉积步骤及薄化步骤可在同一电浆腔体900(亦即在原位)中实施。此外，在沉积步骤期间，气体入口930将BCl3气体、H2气体及氩气的气体混合物引入电浆腔体900，并在薄化步骤期间停止将BCl3气体及H2气体中的至少一者引入电浆腔体900。停止引入BCl3气体及H2气体中的至少一者的步骤可由一阀(未绘示)控制，此阀连接在气体入口930与BCl3气体及H2气体中至少一者的气体来源之间。
如上文所论述，在一些实施例中，方块S25中牺牲层的形成及方块S26中的回蚀制程可在同一电浆腔体900(亦即在原位)中实施。此外，在方块S26中的回蚀制程期间，在气体入口930将BCl3气体引入电浆腔体900的一些实施例中，气体入口930不将H2气体引入电浆腔体900。
基于以上论述，可见本揭露提供多项优势。然而，应理解，其他实施例亦可提供额外优势，且本案不一定揭示所有优势，且并无特定优势是所有实施例均必需的。一个优势是可在金属栅极回蚀制程的中间阶段，通过跨晶圆形成额外的牺牲层而减少金属栅极回蚀制程的负载效应。例如，在不通过使用牺牲层而制造短通道元件(例如包括栅极结构G1的元件)及中间通道元件(例如包括比栅极结构G1更宽的栅极结构G2的元件)的情况下，短通道元件与中间通道元件的功函数金属顶端之间的高度差异可处于介于约22.1纳米至约22.5纳米的范围中。相反，在金属栅极回蚀制程期间通过使用牺牲层而制造短通道元件及中间通道元件的情况下，短通道元件与中间通道元件的功函数金属顶端之间的高度差异可处于介于约6.7纳米至约7.1纳米的范围中，此意谓着减少了金属栅极回蚀制程对短通道元件与中间通道元件的负载效应。此外，在不使用牺牲层而制造短通道元件及长通道元件(例如包括比栅极结构G2更宽的栅极结构G3的元件)的情况下，短通道元件与长通道元件的功函数金属顶端之间的高度差异可介于约30.6纳米至约31纳米的范围中。相反，在金属栅极回蚀制程期间通过使用牺牲层而制造短通道元件及长通道元件的情况下，短通道元件与长通道元件的功函数金属顶端之间的高度差异可介于约3.1纳米至约3.5纳米的范围，此意谓着亦减少了金属栅极回蚀制程对短通道元件与长通道元件的负载效应。
此外，与通过使用额外的光微影制程减少金属栅极回蚀负载效应相比，本揭露的实施例提供的另一优势是可减少层间介电层及栅极间隔物的高度丧失，因为额外的光微影制程包括硬遮罩移除步骤，此步骤将显著降低层间介电层及栅极间隔物。又一优势是牺牲层的形成可在原位利用金属栅极回蚀制程而实施，此制程随后将减少晶圆污染。
在一些实施例中，一种半导体元件的制造方法包括以下步骤。第一栅电极及第二栅电极形成于基板上方，第一栅电极与第二栅电极之间具有层间介电层。实施第一蚀刻步骤以蚀刻第一栅电极及第二栅电极。横跨蚀刻后的整个第一栅电极及第二栅电极及层间介电层而形成牺牲层。实施第二蚀刻步骤以蚀刻牺牲层及蚀刻后的第一栅电极及第二栅电极。
在一些实施例中，实施形成牺牲层的步骤，以使得在牺牲层所形成于其中的一电浆腔体中产生盐酸。
在一些实施例中，形成牺牲层的步骤包含通过使用三氯化硼气体及氢气实施一电浆处理。
在一些实施例中，形成牺牲层的步骤为一循环制程，循环制程包含反复至少一次沉积牺牲层及薄化牺牲层。
在一些实施例中，薄化牺牲层是通过使用氩气而实施的。
在一些实施例中，沉积牺牲层及薄化牺牲层的步骤是在同一电浆腔体中实施的。
在一些实施例中，形成牺牲层的步骤及第一蚀刻步骤是在同一电浆腔体中实施的。
在一些实施例中，形成牺牲层的步骤及第二蚀刻步骤是在同一电浆腔体中实施的。
在一些实施例中，一种半导体元件的制造方法包括以下步骤。第一栅电极形成于基板上方的第一栅极间隔物之间。实施第一蚀刻步骤以蚀刻第一栅电极以在第一栅极间隔物之间形成第一沟槽。含氯层通过使用电浆处理而形成于第一沟槽中，此电浆处理使用含氯气体及含氢气体。实施第二蚀刻步骤以移除含氯层及薄化第一栅电极。
在一些实施例中，第一蚀刻步骤是在一不含氢的环境中实施的。
在一些实施例中，第二蚀刻步骤是在一不含氢的环境中实施的。
在一些实施例中，形成含氯层的步骤为一循环制程，循环制程包含至少反复一次沉积含氯层及薄化含氯层，其中薄化含氯层的步骤是通过使用氩气而实施的。
在一些实施例中，含氯层进一步形成于第一栅极间隔物上方。
在一些实施例中，方法进一步包含在第二栅极间隔物之间形成第二栅电极；以及蚀刻第二栅电极以在第二栅极间隔物之间形成第二沟槽，其中含氯层进一步形成于第二栅电极及第二栅极间隔物上方。
在一些实施例中，方法进一步包括在第一栅极间隔物的一者与第二栅极间隔物的一者之间形成层间介电层，其中含氯层进一步形成于层间介电层上方。
在一些实施例中，形成含氯层，其中第一部分处于第一沟槽中且第二部分处于第二沟槽中，且第二部分具有一宽度，宽度大于第一部分的宽度。
在一些实施例中，实施形成含氯层的步骤，以使得在含氯层所形成于其中的一电浆腔体中产生盐酸。
在一些实施例中，形成含氯层的步骤是在原位利用第一蚀刻步骤及第二蚀刻步骤中的至少一者实施的。
在一些实施例中，半导体元件包括基板及位于基板上方的第一栅电极及第二栅电极。第一栅电极包括第一填充金属及环绕在第一填充金属周围的第一功函数金属层。第一填充金属包括第一凹面顶面。第二栅电极包括第二填充金属及环绕在第二填充金属周围的第二功函数金属层。第二填充金属包括第二凹面顶面，此顶面比第一凹面顶面窄。第一功函数金属层与第二功函数金属层的顶端之间的高度差异小于第一填充金属与第二填充金属的顶端之间的高度差异。
在一些实施例中，第一填充金属进一步在第一凹面顶面周围包含一凸面部分。
前述内容介绍数个实施例的特征，以使得熟悉此技术者可理解本揭露的态样。彼等熟悉此技术者应理解，其可将本揭露用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭露的精神与范畴，且这些构成可在本案中进行各种变更、替换，及改动，而不脱离本揭露的精神及范畴。

Claims (1)

1.一种半导体元件的制造方法，其特征在于，包含：
于一基板上方形成一第一栅电极及一第二栅电极，该第一栅电极与该第二栅电极之间具有一层间介电层；
实施一第一蚀刻步骤以蚀刻该第一栅电极及该第二栅电极；
横跨蚀刻后的该第一栅电极及该第二栅电极及该层间介电层而形成一牺牲层；以及
实施一第二蚀刻步骤以蚀刻该牺牲层及蚀刻后的该第一栅电极及该第二栅电极。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN112490191A (zh) * 2019-09-12 2021-03-12 台湾积体电路制造股份有限公司 半导体装置与其形成方法
CN113540034A (zh) * 2020-06-15 2021-10-22 台湾积体电路制造股份有限公司 半导体装置及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107907B2 (en) * 2018-10-30 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10777420B1 (en) * 2019-02-26 2020-09-15 United Microelectronics Corp. Etching back method
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same
US11682707B2 (en) 2020-03-31 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
CN113053878A (zh) * 2020-04-09 2021-06-29 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11705491B2 (en) 2020-09-29 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of gate contact opening
US12100766B2 (en) 2021-11-03 2024-09-24 International Business Machines Corporation Integrated short channel omega gate FinFET and long channel FinFET
US20230317805A1 (en) * 2022-03-21 2023-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8309459B1 (en) * 2011-07-03 2012-11-13 Nanya Technology Corporation Semiconductor process
US9178043B2 (en) * 2013-06-21 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Non-planar transistors with replacement fins and methods of forming the same
DE102013016660A1 (de) * 2013-10-09 2015-04-09 Ralf Spitzl Verfahren und Vorrichtung zur plasmakatalytischen Umsetzung von Stoffen
US9293551B2 (en) * 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
KR102218547B1 (ko) * 2014-06-26 2021-02-22 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102312262B1 (ko) * 2014-09-02 2021-10-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9583485B2 (en) * 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
US9824920B2 (en) * 2016-04-04 2017-11-21 Globalfoundries Inc. Methods of forming self-aligned contact structures by work function material layer recessing and the resulting devices
US10056303B1 (en) * 2017-04-21 2018-08-21 Globalfoundries Inc. Integration scheme for gate height control and void free RMG fill
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN110649020B (zh) * 2018-06-27 2024-05-03 三星电子株式会社 半导体器件
CN112490191A (zh) * 2019-09-12 2021-03-12 台湾积体电路制造股份有限公司 半导体装置与其形成方法
CN113540034A (zh) * 2020-06-15 2021-10-22 台湾积体电路制造股份有限公司 半导体装置及其形成方法

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