CN109840240A - 芯片、分布式计算装置及方法 - Google Patents

芯片、分布式计算装置及方法 Download PDF

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Abstract

本发明公开一种芯片、分布式计算装置及方法。所述芯片至少提供数据通路及执行部;所述数据通路沿所述链路正向接收并且输出正向数据,沿所述链路反向输出执行数据和/或沿所述链路反向接收的反向数据;所述执行部根据任务执行所述数据通路接收的全部或部分所述正向数据并且生成所述执行数据。本发明能够在分布式计算场景下高效的发送应用到芯片并且收集芯片执行应用的结果。

Description

芯片、分布式计算装置及方法
技术领域
本发明涉及集成电路设计领域,具体而言,涉及一种芯片、分布式计算装置及方法。
背景技术
随着计算技术的发展,部分应用数据需要配置强大的计算能力;如果采用集中式计算,则需要耗费较长的时间来完成对应用的处理。
分布式计算将应用数据分解成若干部分,用于分配给若干执行单元进行处理。芯片分布式计算是基于计算机分布式计算原理在芯片设计领域的应用。现有的芯片分布计算方案无法高效的分配应用及收集执行应用的结果。
发明内容
本发明实施例至少公开一种在链路实现互联的芯片,能够解决在分布式计算场景下高效的分配应用及收集结果的问题。
所述芯片至少提供数据通路及执行部;
所述数据通路沿所述链路正向接收并且输出正向数据,沿所述链路反向输出执行数据和/或沿所述链路反向接收的反向数据;
所述执行部根据任务执行所述数据通路接收的全部或部分所述正向数据并且生成所述执行数据。
在本发明公开的一些实施例中,所述数据通路包括耦接的第一收发部、第二收发部及控制部;
所述第一收发部沿所述链路正向接收所述正向数据,以及沿所述链路反向输出所述执行数据和/或所述反向数据;
所述第二收发部沿所述链路反向接收所述反向数据,以及沿所述链路正向输出所述正向数据;
所述控制部与所述第一收发部耦接,传送所述第一收发部接收的所述正向数据到所述第二收发部;
所述控制部与所述第二收发部耦接,传送所述第二收发部接收的所述反向数据到所述第一收发部;
所述控制部与所述执行部耦接,传送全部或部分所述正向数据到所述执行部,接收所述执行部输出的执行数据。
在本发明公开的一些实施例中,所述第一收发部包括第一数据采集模块及第一数据处理模块;
所述第一数据采集模块通过第一输入接口采集沿所述链路正向输入的正向数据包,通过第一输出接口沿所述链路反向输出执行数据包和/或反向数据包;
所述第一数据处理模块与所述第一数据处理模块耦接,校验及命令解析所述正向数据包为正向数据,以及编码及命令打包所述执行数据和/或所述反向数据为所述执行数据包和/或所述反向数据;
所述第一数据处理模块与所述控制部耦接,用于向所述控制部输出所述正向数据,以及接收所述控制部输出的所述执行数据和/或所述反向数据。
在本发明公开的一些实施例中,所述第二收发部包括第二数据采集模块及第二数据处理模块;
所述第二数据采集模块通过第二输入接口采集沿所述链路反向输入的反向数据包,通过第二输出接口沿所述链路正向输出正向数据包;
所述第二数据处理模块与所述第二数据处理模块耦接,校验及命令解析所述反向数据包为反向数据,以及编码及命令打包所述正向数据为所述正向数据包;
所述第二数据处理模块与所述控制部耦接,用于向所述控制部输出所述反向数据,以及接收所述控制部输出的所述正向数据。
在本发明公开的一些实施例中,所述芯片提供正向旁路及反向旁路;
所述正向旁路与所述数据通路并联,用于在所述数据通路断路后沿所述链路正向接收并且输出所述正向数据;
所述反向旁路与所述数据通路并联,用于在所述数据通路断路后沿所述链路反向接收并且输出所述正向数据。
本发明实施例至少公开一种分布式计算装置,所述装置包括:
至少一个所述链路,所述链路包括至少两个依次耦接的所述芯片;
处理器,与所有所述链路的至少一个所述芯片耦接。
在本发明公开的一些实施例中,所述处理器及所述芯片配置相同的电源电压及相同的电源地。
在本发明公开的一些实施例中,所述处理器配置独立的电源电压及标准的电源地;
与所述处理器链接的所述芯片配置标准的电源地;
任意所述芯片配置有独立的电源电压;
所述链路中上游相邻所述芯片配置的电源电压为下游相邻所述芯片的电源地,
本发明实施例至少公开一种分布式计算方法,
所述方法包括:
所述处理器沿所述链路正向传递应用到所有的所述芯片;
任意所述芯片根据任务执行全部或部分所述应用后生成结果;
任意所述芯片沿所述链路反向传递所述结果到所述处理器。
在本发明公开的一些实施例中,所述处理器沿所述链路正向传递广播访问命令或单芯片访问命令;
任意所述芯片根据编号响应所述广播访问命令或单芯片访问命令并且沿所述链路反向传递对所述广播访问命令或单芯片访问命令的响应命令。
针对上述方案,本发明通过以下参照附图对公开的示例性实施例作详细描述,亦使本发明实施例的其它特征及其优点清楚。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为芯片的原理图;
图2为分布式计算装置的结构图;
图3为另一分布式计算装置的结构图;
图4为另一分布式计算装置的结构图;
图5为另一分布式计算装置的结构图;
图6为另一分布式计算装置的结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
请参考图1,本实施例公开一种在链路中串行链接的ASIC芯片。
ASIC芯片包括IO模块组、第一数据采集模块、第一数据处理模块、第二数据处理模块、控制模块及逻辑处理模块。
I0模块组用于实现链路中电压信号与ASICI芯片的内核运算逻辑电压转换。具体,I0模块组包括第一IO模块、第二IO模块、第三IO模块及第四IO模块。第一IO模块用于接收从链路正向输入的单比特或多比特的同步或异步数据流。第二IO模块用于向链路正向发送单比特或多比特的同步或异步数据流。第三IO模块用于接收从链路反向输入的单比特或多比特的同步或异步数据流。第四IO模块用于向链路反向发送单比特或多比特的同步或异步数据流。
第一数据采集模块从第一IO模块输入的数据流中提取上游的ASIC芯片或CPU发送的正向数据包,正向数据包可以配置有应用数据和/或访问命令;以及,将第一数据处理模块生成的反向数据包通过第二IO模块发送到上游的ASIC芯片或CPU,反向数据包可以配置有所在的ASIC芯片生成和/或下游的ASIC芯片返回的执行数据和/或响应命令。
第一数据处理模块与第一数据采集模块耦接。第一数据处理模块接收第一数据采集模块提取的正向数据包;以及,对正向数据包进行CRC校验及命令解析等处理,生成应用数据和/或访问命令。
第一数据处理模块与控制模块耦接。第一数据处理模块接收控制模块发送的执行数据和/或响应命令;以及,对执行数据和/或响应命令进行数据打包及CRC编码等处理,生成用于被第一数据采集模块发送的反向数据包。
第二数据采集模块从第三IO模块输入的数据流中提取下游的ASIC芯片发送的反向数据包,反向数据包可以配置有下游的ASIC返回的执行数据和/或响应命令;以及,将第二数据处理模块生成的正向数据包通过第四IO模块发送到下游的ASIC芯片,正向数据包可以配置有应用数据和/或访问命令。
第二数据处理模块与第二数据采集模块耦接。第二数据处理模块接收第二数据采集模块提取的反向数据包;以及,对反向数据包进行CRC校验及命令解析等处理,生成下游的ASIC芯片发送的执行数据。
第二数据处理模块与控制模块耦接。第二数据处理模块接收控制模块发送的应用数据和/或访问命令;以及,对应用数据和/或访问命令进行数据打包及CRC编码等处理,生成用于被第二数据采集模块发送的正向数据包。
控制模块与逻辑处理模块耦接。控制模块发送分配给本ASIC芯片执行的应用数据的部分到逻辑处理模块耦接。逻辑处理模块耦接根据执行接收的应用数据并且生成执行数据,返回给控制模块。
进一步的,控制模块通过接收编址命令对所在ASIC芯片在链路中的绝对位置进行确定,使控制模块能够在接收应用数据后,根据所在ASIC在链路中的绝对位置,来选择被逻辑处理模块执行的应用数据部分。
当然,本实施例的控制模块可以预置所在ASIC芯片在链路中的绝对位置。
结合上述方案,本实施例的ASIC芯片在链路中传递应用数据时:上游ASIC芯片或CPU发送的数据流经第一IO模块输入到第一数据采集模块。第一数据采集模块提取数据流的正向数据包并且发送正向数据包到第一数据处理模块。第一数据处理模块根据正向数据包获取应用数据,并且将应用数据发送到控制模块。控制模块根据预置的任务及所在链路中的绝对位置判断所在ASIC芯片是否需要执行应用数据的全部或部分,并且在判断需要执行后发送应用数据到逻辑处理模块。控制模块同时将应用数据发送到第二数据处理模块,第二数据处理模块根据应用数据生成正向数据包并且发送到第二数据采集模块,第二数据采集模块发通过四IO模块发送正向数据包到下游的ASIC。
逻辑处理模块执行应用数据后生成执行数据并且发送到控制模块,控制模块发送执行数据到第一数据处理单元,第一数据处理单元根据执行数据生成正向数据包并且发送正向数据包到第一数据采集单元,第一数据采集单元通过第三IO模块发送正向数据包到上游ASIC芯片或CPU。
进一步的,本实施例的AISC芯片再提供一个正向旁路及一个反向旁路;
正向旁路的两端分别耦接在第一IO模块的输出及第二IO模块的输入,用于在ASIC芯片的上述模块停止运行后,保持沿链路正向接收并且输出处理或上游ASIC芯片发送的数据流。
反向旁路的两端分别耦接在第三IO模块的输出及第四IO模块的输入,用于在ASIC芯片的上述模块停止运行后,保持沿链路反向接收并且输出下游ASIC芯片发送的数据流。
通过上述方案,CPU通过单芯片访问命令实现对链路中ASIC芯片的的坏片定位;单芯片访问命令从CPU沿链路正向依次发送到达链路中的目标ASIC芯片,通过目标ASIC芯片对单芯片访问命令返回的响应命令即可确定异常的ASIC芯片的位置。
处理通过广播访问命令高效快速收集所有AISC芯片的执行数据。广播访问命令从处理发出后依次到达所有的ASIC芯片;ASIC芯片沿链路反向的返回执行数据。
请参考图2,本实施例公开一种分布式计算装置,装置包括N个ASIC芯片组成的链路。CPU与链路中的第一个ASIC芯片耦接。
在一些实施例中,请参考图3;分布式计算装置的CPU及ASIC芯片均耦接有相同的电源电压及相同的电源地。
在一些实施例中,请参考图4;分布式计算装置的CPU配置独立的电源电压及标准的电源地;ASIC芯片配置不同的电压电源,链路中上游相邻ASIC芯片的电源电压为下游相邻ASIC芯片的电源地。
请参考图5,本实施例另公开一种分布式计算装置,装置包括N个链路。CPU并行的耦接N个链路的的第一个ASIC芯片。
请参考图6,本实施例另公开一种分布式计算装置,,装置包括N个ASIC芯片组成的链路。CPU与链路中的第一个ASIC芯片耦接。
分布式计算装置的CPU配置独立的电源电压及标准的电源地;ASIC芯片每三个为一芯片组。芯片组配置有不同的电压电源,链路中上游相邻芯片组的电源电压为下游相邻芯组的电源地。
本实施例基于分布式计算装置,实现一种分布式计算方法,具体步骤如下。
S100、CPU沿链路正向传递应用数据到链路的所有的ASIC芯片。
S200、所有的ASIC芯片分别根据预置的任务及在链路中的绝对位置执行全部或部分的应用数据后生成执行数据。
S300、执行数据沿链路反向经若干ASIC芯片后被传递到CPU。
S400、CPU沿链路正向传递广播访问命令或单芯片访问命令。
S500、ASIC芯片根据预置的任务及ASIC芯片所在链路中的绝对位置响应广播访问命令或单芯片访问命令,沿链路反向传递对广播访问命令或单芯片访问命令的响应命令到CPU。
S600、CPU根据单芯片访问命令确定损坏的AISC芯片在链路的绝对位置;以及,通过广播访问命令收集链路中所有ASIC芯片输出的执行数据,实现对应用数据的分布式计算。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (10)

1.一种在链路实现互联的芯片,其特征在于,
所述芯片至少提供数据通路及执行部;
所述数据通路沿所述链路正向接收并且输出正向数据,沿所述链路反向输出执行数据和/或沿所述链路反向接收的反向数据;
所述执行部根据任务执行所述数据通路接收的全部或部分所述正向数据并且生成所述执行数据。
2.如权利要求1所述的芯片,其特征在于,
所述数据通路包括耦接的第一收发部、第二收发部及控制部;
所述第一收发部沿所述链路正向接收所述正向数据,以及沿所述链路反向输出所述执行数据和/或所述反向数据;
所述第二收发部沿所述链路反向接收所述反向数据,以及沿所述链路正向输出所述正向数据;
所述控制部与所述第一收发部耦接,传送所述第一收发部接收的所述正向数据到所述第二收发部;
所述控制部与所述第二收发部耦接,传送所述第二收发部接收的所述反向数据到所述第一收发部;
所述控制部与所述执行部耦接,传送全部或部分所述正向数据到所述执行部,接收所述执行部输出的执行数据。
3.如权利要求2所述的芯片,其特征在于,
所述第一收发部包括第一数据采集模块及第一数据处理模块;
所述第一数据采集模块通过第一输入接口采集沿所述链路正向输入的正向数据包,通过第一输出接口沿所述链路反向输出执行数据包和/或反向数据包;
所述第一数据处理模块与所述第一数据处理模块耦接,校验及命令解析所述正向数据包为正向数据,以及编码及命令打包所述执行数据和/或所述反向数据为所述执行数据包和/或所述反向数据;
所述第一数据处理模块与所述控制部耦接,用于向所述控制部输出所述正向数据,以及接收所述控制部输出的所述执行数据和/或所述反向数据。
4.如权利要求2所述的芯片,其特征在于,
所述第二收发部包括第二数据采集模块及第二数据处理模块;
所述第二数据采集模块通过第二输入接口采集沿所述链路反向输入的反向数据包,通过第二输出接口沿所述链路正向输出正向数据包;
所述第二数据处理模块与所述第二数据处理模块耦接,校验及命令解析所述反向数据包为反向数据,以及编码及命令打包所述正向数据为所述正向数据包;
所述第二数据处理模块与所述控制部耦接,用于向所述控制部输出所述反向数据,以及接收所述控制部输出的所述正向数据。
5.如权利要求1所述的芯片,其特征在于,
所述芯片提供正向旁路及反向旁路;
所述正向旁路与所述数据通路并联,用于在所述数据通路断路后沿所述链路正向接收并且输出所述正向数据;
所述反向旁路与所述数据通路并联,用于在所述数据通路断路后沿所述链路反向接收并且输出所述正向数据。
6.一种分布式计算装置,应用数据如权利要求1所述的芯片,其特征在于,
所述装置包括:
至少一个所述链路,所述链路包括至少两个依次耦接的所述芯片;
处理器,与所有所述链路的至少一个所述芯片耦接。
7.如权利要求6所述的分布式计算装置,其特征在于,
所述处理器及所述芯片配置相同的电源电压及相同的电源地。
8.如权利要求6所述的分布式计算装置,其特征在于,
所述处理器配置独立的电源电压及标准的电源地;
与所述处理器链接的所述芯片配置标准的电源地;
任意所述芯片配置有独立的电源电压;
所述链路中上游相邻所述芯片配置的电源电压为下游相邻所述芯片的电源地。
9.一种分布式计算方法,其特征在于,
所述方法包括:
所述处理器沿所述链路正向传递应用到所有的所述芯片;
任意所述芯片根据任务执行全部或部分所述应用后生成结果;
任意所述芯片沿所述链路反向传递所述结果到所述处理器。
10.如权利要求9所述的分布式计算方法,其特征在于,
所述处理器沿所述链路正向传递广播访问命令或单芯片访问命令;
任意所述芯片根据编号响应所述广播访问命令或单芯片访问命令并且沿所述链路反向传递对所述广播访问命令或单芯片访问命令的响应命令。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112953977A (zh) * 2021-05-13 2021-06-11 华锐分布式(北京)技术有限公司 系统数据发送方法、系统
CN113342719A (zh) * 2021-06-30 2021-09-03 珠海市一微半导体有限公司 一种运算加速单元及其运算方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103927233A (zh) * 2014-04-30 2014-07-16 无锡云动科技发展有限公司 多节点内存互联装置及一种大规模计算机集群
US9059808B2 (en) * 2012-01-11 2015-06-16 Samsung Electronics Co., Ltd. Microprocessor chip, data center, and computing system
CN105677602A (zh) * 2015-12-30 2016-06-15 努比亚技术有限公司 一种终端的端口复用的装置和方法
CN105700465A (zh) * 2014-11-26 2016-06-22 中国科学院沈阳自动化研究所 基于EtherCAT总线的机器人柔顺控制系统和方法
CN108415771A (zh) * 2018-02-01 2018-08-17 深圳市安信智控科技有限公司 多芯片分布式并行计算加速系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059808B2 (en) * 2012-01-11 2015-06-16 Samsung Electronics Co., Ltd. Microprocessor chip, data center, and computing system
CN103927233A (zh) * 2014-04-30 2014-07-16 无锡云动科技发展有限公司 多节点内存互联装置及一种大规模计算机集群
CN105700465A (zh) * 2014-11-26 2016-06-22 中国科学院沈阳自动化研究所 基于EtherCAT总线的机器人柔顺控制系统和方法
CN105677602A (zh) * 2015-12-30 2016-06-15 努比亚技术有限公司 一种终端的端口复用的装置和方法
CN108415771A (zh) * 2018-02-01 2018-08-17 深圳市安信智控科技有限公司 多芯片分布式并行计算加速系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112953977A (zh) * 2021-05-13 2021-06-11 华锐分布式(北京)技术有限公司 系统数据发送方法、系统
CN112953977B (zh) * 2021-05-13 2021-11-02 华锐分布式(北京)技术有限公司 系统数据发送方法、系统
CN113342719A (zh) * 2021-06-30 2021-09-03 珠海市一微半导体有限公司 一种运算加速单元及其运算方法

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