CN109830805B - 一种星载相控阵天线波束控制电路 - Google Patents
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Abstract
本发明公开了一种星载相控阵天线波束控制电路,其包括:波控处理FPGA芯片(1)、波控处理模块(2)、波控处理FPGA配置PROM(3)、波控三模表决与控制反熔丝FPGA芯片(4)、波控三模表决与控制模块(5)、上电复位及监控芯片(6)、逻辑控制通信芯片(7)和参数存储PROM(8)。本发明采用“FPGA+逻辑控制通信芯片”的数据流方式,并结合加载与刷新控制和全局复位的方式,提出一种星载相控阵天线波束控制电路,有效解决了星载天线波束控制灵活性的问题。
Description
技术领域
本发明涉及星载相控阵天线波束控制技术领域,特别是一种星载着陆测量雷达相控阵天线波束控制电路。
背景技术
波束控制是相控阵雷达的关键技术之一,具体是指仅采用一部相控阵雷达天线灵活实现不同的波束指向。在星载着陆测量雷达中,需要根据飞行器相对地表的姿态实现不同的对地波束测量。现有的星载着陆测量雷达实现多波束测量均为多个雷达天线的固定安装方式,这种测量雷达体制具备多波束测量能力,但是仍存在一些问题,如所需的天线硬件资源多、功耗大、体积大、安装要求较高。
发明内容
本发明目的在于提供一种星载着陆测量雷达相控阵天线波束控制电路,解决传统着陆测量雷达天线硬件资源多、功耗大、体积大以及安装要求较高的问题,进一步解决星载天线波束控制灵活性的问题。
对此,本发明提出一种星载相控阵天线波束控制电路,其包括:波控处理FPGA芯片、波控处理模块、波控处理FPGA配置PROM、上电复位及监控芯片和参数存储PROM,波控三模表决与控制反熔丝FPGA芯片、波控三模表决与控制模块和逻辑控制通信芯片;波控处理模块根据通过逻辑控制通信芯片接收到的外部波束指向信息,解析成相控阵天线全部通道的幅相值,与存储在参数存储PROM的幅相补偿数据求和后,通过逻辑控制通信芯片外发,同时实现三模冗余,并将三份数据结果发送至波控三模表决与控制反熔丝FPGA芯片;波控三模表决与控制模块实现三模表决和控制波控处理FPGA芯片的加载与刷新;波控三模表决与控制反熔丝FPGA芯片的加载数据总线输入端与波控处理FPGA配置PROM的加载数据总线输出端连接;波控三模表决与控制反熔丝FPGA芯片的加载控制总线输出端与波控处理FPGA配置PROM的加载控制总线输入端连接;波控三模表决与控制反熔丝FPGA芯片的数据总线输出输入端与波控处理FPGA芯片的数据总线输出输入端双向连接;波控三模表决与控制反熔丝FPGA芯片的地址总线输出端与波控处理FPGA芯片的地址总线输入端连接;波控三模表决与控制反熔丝FPGA芯片的控制总线输出端与波控处理FPGA芯片的控制总线输入端连接;波控处理FPGA芯片的复位控制输出端与上电复位及监控芯片的复位控制输入端连接;上电复位及监控芯片的全局复位输出端分别与波控处理FPGA芯片和波控三模表决与控制反熔丝FPGA芯片的全局复位输入端连接;参数存储PROM的数据总线输出端与波控处理FPGA芯片的数据总线输入端连接;参数存储PROM的地址总线输入端与波控处理FPGA芯片的地址总线输出端连接;参数存储PROM的控制总线输入端与波控处理FPGA芯片的控制总线输出端连接。
其中,上电后,波控三模表决与控制反熔丝FPGA芯片启动,波控三模表决与控制模块开始运行;三模表决与控制反熔丝FPGA芯片控制波控处理FPGA芯片进行程序加载,之后按照预定周期对波控处理FPGA芯片的配置比特流进行定时刷新,以保证配置信息可靠性;波控处理FPGA模块的三路完全一致的数据处理单元对数据进行并行处理,上述数据最终由波控三模表决与控制模块读出并进行处理;波控三模表决与控制模块分别读取波控处理模块的三路数据与中间状态值,进行三路原始数据的比较,利用2/3判决算法判定当前组原始测量数据是否被打翻以及数据被打翻的通路;若出现波控处理模块某路的结果与其他两路不一致情况,波控三模表决与控制模块完成对该路处理单元的刷新;若出现波控处理模块两路以上测量结果不一致的情况,波控三模表决与控制模块产生内部状态复位控制信号触发上电复位监控芯片,上电复位监控芯片输出全局复位信号,完成对波控三模表决与控制反熔丝FPGA芯片和波控处理FPGA芯片的复位。
其中,波控处理模块通过对逻辑控制通信芯片接收到的外部波束指向数据的实时码处理,结算出相控阵天线全部通道地址对应的幅相值,然后读取存储在参数存储PROM中的幅相补偿码,两者求和后,通过逻辑控制通信芯片外发。
其中,波控三模表决与控制反熔丝FPGA芯片初始化完成后,波控三模表决与控制模块输出固定周期的方波信号,作为上电复位监控芯片的喂狗信号,上电复位监控芯片通过喂狗信号判定波控三模表决与控制反熔丝FPGA芯片的工作状态是否正常,若波控三模表决与控制模块输出的喂狗信号不正常,则上电复位与监控芯片产生复位信号,对波控三模表决与控制反熔丝FPGA芯片和波控处理FPGA芯片进行复位。
本电路采用了多片逻辑控制通信芯片,通过逻辑控制通信芯片按照固定周期无间断接收外部发送的波束指向信息,在波控处理FPGA芯片内实时译码解析成相控阵天线全部通道地址所需的幅相值,并通过逻辑控制通信芯片外发。同时采用波控三模表决与控制反熔丝FPGA芯片控制波控处理FPGA芯片进行完全加载、动态刷新和定时刷新,以及在波控处理模块、波控三模表决与控制模块的设计中对重要的计数器、常数进行三模冗余设计,确保自身的工作可靠性。
同时本发明结合上电复位监控芯片对波控三模表决与控制反熔丝FPGA芯片工作状态进行监控并进行全局复位的方式,提出了一种星载着陆测量雷达相控阵天线波束控制电路,有效解决了星载天线波束控制灵活性的问题。
附图说明
图1是本发明星载着陆测量雷达相控阵天线波束控制电路的组成示意图。
1.波控处理FPGA芯片 2.波控处理模块 3.波控处理FPGA配置PROM 4.波控三模表决与控制反熔丝FPGA芯片 5.波控三模表决与控制模块 6.上电复位及监控芯片 7.逻辑控制通信芯片 8.参数存储PROM
具体实例方式
以下结合附图对本发明的具体实施方式做出详细说明。
本发明提出的一种星载相控阵天线波束控制电路包括:波控处理FPGA芯片1、波控处理模块2、波控处理FPGA配置PROM3、波控三模表决与控制反熔丝FPGA芯片4、波控三模表决与控制模块5、上电复位及监控芯片6、逻辑控制通信芯片7和参数存储PROM8。
波控处理模块2的功能为:根据通过逻辑控制通信芯片7接收到的外部波束指向信息,解析成相控阵天线全部通道的幅相值,与存储在参数存储PROM8的幅相补偿数据求和后,通过逻辑控制通信芯片7外发,同时实现三模冗余,并将三份数据结果发送至波控三模表决与控制反熔丝FPGA芯片4。波控三模表决与控制模块5的功能为:实现三模表决和控制波控处理FPGA芯片1的加载与刷新。
波控三模表决与控制反熔丝FPGA芯片4的加载数据总线输入端与波控处理FPGA配置PROM3的加载数据总线输出端连接;波控三模表决与控制反熔丝FPGA芯片4的加载控制总线输出端与波控处理FPGA配置PROM3的加载控制总线输入端连接;波控三模表决与控制反熔丝FPGA芯片4的数据总线输出输入端与波控处理FPGA芯片1的数据总线输出输入端双向连接;波控三模表决与控制反熔丝FPGA芯片4的地址总线输出端与波控处理FPGA芯片1的地址总线输入端连接;波控三模表决与控制反熔丝FPGA芯片4的控制总线输出端与波控处理FPGA芯片1的控制总线输入端连接;波控处理FPGA芯片1的复位控制输出端与上电复位及监控芯片6的复位控制输入端连接。上电复位及监控芯片6的全局复位输出端分别与波控处理FPGA芯片1和波控三模表决与控制反熔丝FPGA芯片4的全局复位输入端连接。参数存储PROM8的数据总线输出端与波控处理FPGA芯片1的数据总线输入端连接;参数存储PROM8的地址总线输入端与波控处理FPGA芯片1的地址总线输出端连接;参数存储PROM8的控制总线输入端与波控处理FPGA芯片1的控制总线输出端连接。
本电路具体工作流程如下:
上电后,波控三模表决与控制反熔丝FPGA芯片4启动,波控三模表决与控制模块5开始运行;三模表决与控制反熔丝FPGA芯片4控制波控处理FPGA芯片1进行程序加载,之后按照预定周期对波控处理FPGA芯片1的配置比特流进行定时刷新,以保证配置信息可靠性。波控处理模块2的三路完全一致的数据处理单元对数据进行并行处理,上述数据最终由波控三模表决与控制模块5读出并进行处理。波控三模表决与控制模块5分别读取波控处理模块2的三路数据与中间状态值,进行三路原始数据的比较,利用2/3判决算法判定当前组原始测量数据是否被打翻以及数据被打翻的通路;若出现波控处理模块2某路的结果与其他两路不一致情况,波控三模表决与控制模块5完成对该路处理单元的刷新;若出现波控处理模块2两路以上测量结果不一致的情况,波控三模表决与控制模块5产生内部状态复位控制信号触发上电复位监控芯片6,上电复位监控芯片输出全局复位信号,完成对波控三模表决与控制反熔丝FPGA芯片4和波控处理FPGA芯片1的复位。
同时,波控处理模块2通过对逻辑控制通信芯片7接收到的外部波束指向数据的实时码处理,结算出相控阵天线全部通道地址对应的幅相值,然后读取存储在参数存储PROM8中的幅相补偿码,两者求和后,通过逻辑控制通信芯片7外发。
波控三模表决与控制反熔丝FPGA芯片4初始化完成后,波控三模表决与控制模块5输出固定周期的方波信号,作为上电复位监控芯片的喂狗信号,上电复位监控芯片通过喂狗信号判定波控三模表决与控制反熔丝FPGA芯片4的工作状态是否正常,若波控三模表决与控制模块5输出的喂狗信号不正常,则上电复位与监控芯片产生复位信号,对波控三模表决与控制反熔丝FPGA芯片4和波控处理FPGA芯片1进行复位。
本电路采用了多片逻辑控制通信芯片,通过逻辑控制通信芯片按照固定周期无间断接收外部发送的波束指向信息,在波控处理FPGA芯片内实时译码解析成相控阵天线全部通道地址所需的幅相值,并通过逻辑控制通信芯片外发。同时采用波控三模表决与控制反熔丝FPGA芯片控制波控处理FPGA芯片进行完全加载、动态刷新和定时刷新,以及在波控处理模块、波控三模表决与控制模块的设计中对重要的计数器、常数进行三模冗余设计,确保自身的工作可靠性。
Claims (3)
1.一种星载相控阵天线波束控制电路,其特征在于,所述电路包括:波控处理FPGA芯片(1)、波控处理模块(2)、波控处理FPGA配置PROM(3)、波控三模表决与控制反熔丝FPGA芯片(4)、波控三模表决与控制模块(5)、上电复位及监控芯片(6)、逻辑控制通信芯片(7)和参数存储PROM(8);其中,
波控处理模块(2)根据通过逻辑控制通信芯片(7)接收到的外部波束指向信息,解析成相控阵天线全部通道的幅相值,与存储在参数存储PROM(8)的幅相补偿数据求和后,通过逻辑控制通信芯片(7)外发,同时实现三模冗余,并将三份数据结果发送至波控三模表决与控制反熔丝FPGA芯片(4);波控三模表决与控制模块(5)实现三模表决和控制波控处理FPGA芯片(1)的加载与刷新;
波控三模表决与控制反熔丝FPGA芯片(4)的加载数据总线输入端与波控处理FPGA配置PROM(3)的加载数据总线输出端连接;波控三模表决与控制反熔丝FPGA芯片(4)的加载控制总线输出端与波控处理FPGA配置PROM(3)的加载控制总线输入端连接;波控三模表决与控制反熔丝FPGA芯片(4)的数据总线输出输入端与波控处理FPGA芯片(1)的数据总线输出输入端双向连接;波控三模表决与控制反熔丝FPGA芯片(4)的地址总线输出端与波控处理FPGA芯片(1)的地址总线输入端连接;波控三模表决与控制反熔丝FPGA芯片(4)的控制总线输出端与波控处理FPGA芯片(1)的控制总线输入端连接;波控处理FPGA芯片(1)的复位控制输出端与上电复位及监控芯片(6)的复位控制输入端连接;上电复位及监控芯片(6)的全局复位输出端分别与波控处理FPGA芯片(1)和波控三模表决与控制反熔丝FPGA芯片(4)的全局复位输入端连接;参数存储PROM(8)的数据总线输出端与波控处理FPGA芯片(1)的数据总线输入端连接;参数存储PROM(8)的地址总线输入端与波控处理FPGA芯片(1)的地址总线输出端连接;参数存储PROM(8)的控制总线输入端与波控处理FPGA芯片(1)的控制总线输出端连接;
上电后,波控三模表决与控制反熔丝FPGA芯片(4)启动,波控三模表决与控制模块(5)开始运行;三模表决与控制反熔丝FPGA芯片(4)控制波控处理FPGA芯片(1)进行程序加载,之后按照预定周期对波控处理FPGA芯片(1)的配置比特流进行定时刷新,以保证配置信息可靠性;波控处理FPGA模块(2)的三路完全一致的数据处理单元对数据进行并行处理,上述数据最终由波控三模表决与控制模块(5)读出并进行处理;波控三模表决与控制模块(5)分别读取波控处理模块(2)的三路数据与中间状态值,进行三路原始数据的比较,利用2/3判决算法判定当前组原始测量数据是否被打翻以及数据被打翻的通路;若出现波控处理模块(2)某路的结果与其他两路不一致情况,波控三模表决与控制模块(5)完成对该路处理单元的刷新;若出现波控处理模块(2)两路以上测量结果不一致的情况,波控三模表决与控制模块(5)产生内部状态复位控制信号触发上电复位监控芯片(6),上电复位监控芯片输出全局复位信号,完成对波控三模表决与控制反熔丝FPGA芯片(4)和波控处理FPGA芯片(1)的复位。
2.根据权利要求1所述的星载相控阵天线波束控制电路,其特征在于,
波控处理模块(2)通过对逻辑控制通信芯片(7)接收到的外部波束指向数据的实时码处理,结算出相控阵天线全部通道地址对应的幅相值,然后读取存储在参数存储PROM(8)中的幅相补偿码,两者求和后,通过逻辑控制通信芯片(7)外发。
3.根据权利要求2所述的星载相控阵天线波束控制电路,其特征在于,
波控三模表决与控制反熔丝FPGA芯片(4)初始化完成后,波控三模表决与控制模块(5)输出固定周期的方波信号,作为上电复位监控芯片的喂狗信号,上电复位监控芯片通过喂狗信号判定波控三模表决与控制反熔丝FPGA芯片(4)的工作状态是否正常,若波控三模表决与控制模块(5)输出的喂狗信号不正常,则上电复位与监控芯片产生复位信号,对波控三模表决与控制反熔丝FPGA芯片(4)和波控处理FPGA芯片(1)进行复位。
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