CN109792376B - 一种时钟同步方法及设备 - Google Patents

Abstract

本申请实施例提供一种时钟同步方法及设备，涉及通信技术领域，解决了现有CDMA系统在实现时钟同步时，存在用户的数据信息中断的问题。所述方法应用于码分多址系统中，包括：发射端通过发送时钟驱动第一序列码，得到承载时钟的信号，所述承载时钟的信号为方波信号；其中，所述第一序列码包括N个码元；所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；所述发射端向接收端发送发射信号；其中，所述发射信号包括所述承载时钟的信号；所述承载时钟的信号用于实现所述接收端和所述发射端的时钟同步。

Description

一种时钟同步方法及设备

技术领域

本申请涉及通信技术领域，尤其涉及一种时钟同步方法及设备。

背景技术

码分多址(英文：code division multiple access，简称：CDMA)是一种以扩频通信为基础的载波调制和多址连接技术，不同用户终端传输的数据信息所用的信号不是依据频率不同或时隙不同来区分，而是用各自不同的编码序列来区分。其中，CDMA主要用于无线通信中，且使用CDMA系统进行数据信息通信时存在信噪比(英文：signal to noise ratio，简称：SNR)较低的问题，因此，可以通过时钟同步的方法来提高CDMA系统的性能。

目前，在CDMA系统中，通常使用伪随机序列(英文：pseudo-noise，简称：PN序列)来实现时钟同步，即在CDMA系统叠加后的数据信息中周期性的插入PN序列。接收端在接收到叠加后的接收信号后，通过PN序列良好的相关特性进行时钟同步，从而实现对CDMA系统中的时钟频率和码字相位进行同步。比如，接收端对于接收信号，可以通过如图1所示早迟电路来实现时钟同步，早迟电路包括PN码发生器、混频器、低通滤波器(英文：low passfilter，简称：LPF)、加法器、环路滤波器(英文：loop filter，简称：LF)和压控振荡器(英文：voltage controlled oscillator，简称：VC0)。

但是，上述通过PN序列来实现CDMA系统中的时钟同步的方法，需要插入额外的开销，即在数据信息包括的每个帧中需要插入一个PN序列，从而会造成用户的数据信息的中断。

发明内容

本申请的实施例提供一种时钟同步方法及设备，解决了现有CDMA系统在实现时钟同步时，存在用户的数据信息中断的问题。

为达到上述目的，本申请的实施例采用如下技术方案：

第一方面，提供一种时钟同步方法，应用于码分多址系统中，该方法包括：发射端通过发送时钟驱动第一序列码，得到承载时钟的信号，承载时钟的信号为方波信号；其中，第一序列码包括N个码元，N为大于或等于1的整数，当N≥2时，N个码元相同；方波信号的任意两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等；发射端向接收端发送发射信号；其中，发射信号包括承载时钟的信号，承载时钟的信号用于实现接收端和发射端的时钟同步。

上述技术方案中，发射端通过发送时钟驱动第一序列码，得到承载时钟的信号，承载时钟的信号的两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等，并接收端发送包括承载时钟的信号的发射信号，承载时钟的信号用于实现发射端和接收端的时钟同步，从而发射端通过发送单独的承载时钟的信号，实现了CDMA系统的时钟同步，且无需在用户数据信息中插入序列码，从而解决了在时钟同步时存在用户数据信息中断的问题。

在第一方面的一种可能的实现方式中，方波信号的占空比为50％；或者，方波信号为数据信号。上述可能的技术方案中，提供了两种方波信号可能的实现方式，且在方波信号的占空比为50％，或者方波信号为数据信号时，可以保证时钟信号具有较好的性能参数，从而提高CDMA系统的系统性能。

在第一方面的一种可能的实现方式中，第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且第一序列码和至少一个序列码相互正交，至少一个序列码中的每个序列码用于调制一个用户数据信号；若发射信号还包括至少一个调制数据的信号，则发射端向接收端发送发射信号之前，该方法还包括：对于至少一个调制数据的信号中的每个调制数据的信号，发射端通过发送时钟驱动第二序列码调制用户数据信号，得到调制数据的信号，第二序列码为至少一个序列码中的序列码；发射端将承载时钟的信号和至少一个调制数据的信号进行叠加处理，得到发射信号。上述可能的技术方案中，发射端通过发送时钟驱动与第一序列码正交的第二序列码调制用户数据信号，并将承载时钟的信号和调制数据的信号叠加后通过一个信道发送给接收端，以使接收端根据相同的时钟和第二序列码进行解调，从而可以在提供较高精度的时钟信号的同时，解决了业务数据在透明传输系统不中断的问题。

第二方面，提供一种时钟同步方法，应用于码分多址系统中，该方法包括：接收端接收接收信号，接收信号为发射端发送的发射信号经过信道传输后的信号；接收信号包括承载时钟的信号，且承载时钟的信号是发射端通过发送时钟驱动第一序列码得到的方波信号；第一序列码包括N个码元，N为大于或等于1的整数，当N≥2时，N个码元相同；方波信号的任意两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等。

上述技术方案中，接收端在接收到接收信号时，对接收信号进行预设处理，得到时钟信号，即接收端通过解调接收到的接收信号，得到单独的时钟信号，时钟信号用于实现接收端和所述发射端的时钟同步，从而实现了CDMA系统的时钟同步，且无需在用户数据信息中插入序列码，解决了在时钟同步时存在用户数据信息中断的问题。

在第二方面的一种可能的实现方式中，方波信号的占空比为50％；或者，方波信号为数据信号。上述可能的技术方案中，提供了两种方波信号可能的实现方式，且在方波信号的占空比为50％，或者方波信号为数据信号时，可以保证时钟信号具有较好的性能参数，从而提高CDMA系统的系统性能。

在第二方面的一种可能的实现方式中，若CDMA系统为数字信号系统，则接收端对接收信号进行预设处理，得到时钟信号，包括：接收端对接收信号进行连续累加或者预设滑动窗累加处理、滤波处理和锁相处理，得到时钟信号。上述可能的技术方案中，提供了两种接收端对接收到的信号进行预设处理的处理方式，通过对接收到的信号进行连续累加或者预设滑动窗累加处理，可以得到信噪比较高的时钟信号。

在第二方面的一种可能的实现方式中，第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且第一序列码和至少一个序列码相互正交；至少一个序列码中的每个序列码用于解调一个数据调制的信号；若接收信号还包括至少一个调制数据的信号，接收端对接收信号进行预设处理，得到时钟信号之后，该方法还包括：接收端根据时钟信号确定接收时钟，接收时钟用于驱动至少一个序列码；对于至少一个调制数据的信号中的每个调制数据的信号，接收端通过接收时钟驱动第二序列码解调接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号；其中，第二序列码为至少一个序列码中的序列码。上述可能的技术方案中，接收端在对调制数据的信号进行解调时，可以通过时钟信号确定的接收时钟驱动与第一序列码正交的第二序列码解调调制数据的信号，从而得到用户数据信号，该方法可以在提供较高精度的时钟信号的同时，解决了业务数据在透明传输系统不中断的问题。

第三方面，提供一种发射端设备，应用于码分多址系统中，发射端设备包括：通过发送时钟驱动第一序列码，得到承载时钟的信号，承载时钟的信号为方波信号；其中，第一序列码包括N个码元，N为大于或等于1的整数，当N≥2时，N个码元相同；方波信号的任意两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等；发送单元，用于向接收端设备发送发射信号；其中，发射信号包括承载时钟的信号；承载时钟的信号用于实现接收端设备和发射端设备的时钟同步。

在第三方面的一种可能的实现方式中，方波信号的占空比为50％；或者，方波信号为数据信号。

在第三方面的一种可能的实现方式中，第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且第一序列码和至少一个序列码相互正交；至少一个序列码中的每个序列码用于调制一个用户数据信号；调制单元，还用于对于至少一个调制数据的信号中的每个调制数据的信号，通过发送时钟驱动第二序列码调制用户数据信号，得到一个调制数据的信号；其中，第二序列码为至少一个序列码中的序列码；调制单元，还用于将承载时钟的信号和至少一个调制数据的信号进行叠加处理，得到发射信号。

第四方面，提供一种接收端设备，应用于码分多址系统中，接收端设备包括：接收单元，用于接收接收信号；其中，接收信号为发射端设备发送的发射信号经过信道传输后的信号；接收信号包括承载时钟的信号，且承载时钟的信号是发射端设备通过发送时钟驱动第一序列码得到的方波信号；第一序列码包括N个码元，N为大于或等于1的整数，当N≥2时，N个码元相同；方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等；解调单元，用于对接收信号进行预设处理，得到时钟信号；其中，时钟信号用于实现接收端设备和发射端设备的时钟同步。

在第四方面的一种可能的实现方式中，方波信号的占空比为50％；或者，方波信号为数据信号。

在第四方面的一种可能的实现方式中，若CDMA系统为数字信号系统，则解调单元，具体用于：对接收信号进行连续累加或者预设滑动窗累加处理、滤波处理和锁相处理，得到时钟信号。

在第四方面的一种可能的实现方式中，第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且第一序列码和至少一个序列码相互正交；至少一个序列码中的每个序列码用于解调一个数据调制的信号；解调单元，还用于根据时钟信号确定接收时钟，接收时钟用于驱动至少一个序列码；解调单元，还用于对于至少一个调制数据的信号中的每个调制数据的信号，通过接收时钟驱动第二序列码解调接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号；其中，第二序列码为至少一个序列码中的序列码。

第五方面，提供一种设备，包括处理器和存储器，存储器中存储代码和数据，处理器可运行存储器中的代码，处理器用于执行上述第一方面或者第一方面的任一种可能的实现方式所提供的时钟同步方法，或者执行上述第二方面或者第二方面的任一种可能的实现方式所提供的时钟同步方法。

第六方面，提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机执行指令，当设备的至少一个处理器执行该计算机执行指令时，设备执行上述第一方面或者第一方面的任一种可能的实现方式所提供的时钟同步方法，或者执行上述第二方面或者第二方面的任一种可能的实现方式所提供的时钟同步方法。

第七方面，提供一种计算机程序产品，该计算机程序产品包括计算机执行指令，该计算机执行指令存储在计算机可读存储介质中；设备的至少一个处理器可以从计算机可读存储介质读取该计算机执行指令，至少一个处理器执行该计算机执行指令使得设备实施上述第一方面或者第一方面的任一种可能的实现方式所提供的时钟同步方法，或者执行上述第二方面或者第二方面的任一种可能的实现方式所提供的时钟同步方法。

第八方面，提供一种无源光网络系统，该系统包括发射端设备和接收端设备；其中，发射端设备为第三方面、或者第三方面的任一种可能的实现方式、或者第五方面所提供的发射端设备，和/或接收端设备为第四方面、或者第四方面的任一种可能的实现方式、或者第五方面所提供的接收端设备。

可以理解地，上述提供的任一种实现时钟同步方法的装置、计算机存储介质、计算机程序产品、或者系统中的发射端设备和接收端设备均用于执行上文所提供的对应的方法，因此，其所能达到的有益效果可参考上文所提供的对应的方法中的有益效果，此处不再赘述。

附图说明

图1为一种早迟电路的结构示意图；

图2为本申请实施例提供的一种CDMA系统中调制、解调用户数据的示意图；

图3为本申请实施例提供的一种CDMA系统的结构示意图；

图4为本申请实施例提供的一种媒介集中式调制系统的结构示意图；

图5为本申请实施例提供的一种CDMA时钟同步方法的流程图；

图6为本申请实施例提供的一种方波信号的示意图；

图7为本申请实施例提供的一种时钟信号的示意图；

图8为本申请实施例提供的一种预设处理的结构示意图；

图9为本申请实施例提供的另一种预设处理的结构示意图；

图10为本申请实施例提供的又一种预设处理的结构示意图；

图11为本申请实施例提供的一种连续累加处理后信号的示意图；

图12为本申请实施例提供的另一种预设滑动窗累加处理后信号的示意图；

图13为本申请实施例提供的另一种CDMA时钟同步方法的流程图；

图14为本申请实施例提供的一种发射端设备的结构示意图；

图15为本申请实施例提供的另一种发射端设备的结构示意图；

图16为本申请实施例提供的一种接收端设备的结构示意图；

图17为本申请实施例提供的另一种接收端设备的结构示意图。

具体实施方式

在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。符号“/”一般表示前后关联对象是一种“或”的关系。

在介绍本申请之前，首先对本申请涉及的技术名称进行介绍说明。

时钟信号，用于作为时序逻辑的基础。比如，以中央处理器(英文：centerprocessing unit，简称：CPU)为例，时钟信号作为其基准，CPU内部的所有信号处理都要以时钟信号作为标尺，这样通过时钟信号就可以确定CPU指令的执行速度。其中，时钟信号可以为方波信号，方波信号的周期可以固定，或者时钟信号为随机产生的数据信号。

时钟同步，可以是指使发射端的时钟和接收端的时钟保持同步。其中，利用时钟信号可以保证数据的发射端和接收端的信号同步，该同步可以是指接收端接收到的数据信号的频率与发射端发送的数据信号的频率同步、以及接收端接收到的数据信号的相位和发射端发送的数据信号的相位同步。

CDMA是一种以扩频通信为基础的载波调制和多址连接技术，基本原理为发射端将需要传送的具有一定信号带宽的数据信息，用一个带宽远大于信号带宽的高速伪随机码进行调制，使数据信息的信号带宽被扩展，再经载波调制并发送出去。接收端使用完全相同的伪随机码，与接收到的信号作相关处理，把接收到的信号转换成数据信息，以实现发射端和接收端之间的信息通信。

比如，如图2所示，在CDMA系统中，发射端多个用户的数据信息在传输以前可以通过相互正交的序列码c1、c2、c3、...、cn进行编码调制，调制后的多个用户的数据信息叠加之后在一个信道上传输。接收端分别使用相同的序列码c1、c2、c3、...、cn对接收到的数据信息进行解调，并在解调之后进行积分累加，从而可以恢复出多个用户的数据信息。

本申请实施例的基本原理在于，在CDMA系统中通过承载时钟的信号实现发射端和接收端的时钟同步。具体为：发射端通过发送时钟驱动第一序列码得到承载时钟的信号，第一序列码为码元相同的序列码，承载时钟的信号的两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等。发射端通过发送时钟驱动与第一序列码正交的其他序列码调制用户数据信号，并将承载时钟的信号和调制得到的调制数据的信号叠加后通过一个信道发送给接收端。接收端在接收到接收信号后，通过预设处理得到时钟信号，并通过时钟信号确定的接收时钟驱动其他相应的序列码对调制数据的信号进行解调，从而得到用户数据信号。本申请实施例的方法，通过设置单独的承载时钟的信号，实现了CDMA系统中接收端和发送端的时钟同步，且保证时钟信号具有较高的精度，同时无需在用户数据信息中插入序列码，解决了业务数据在透明传输系统不中断的问题。

图3为本申请实施例提供的一种CDMA系统的结构示意图，参见图3，该CDMA系统包括发射端101和接收端102。其中，发射端101可用于发送承载发送时钟的信号和多个用户数据，该发送时钟和多个用户数据可以通过相互正交的序列码进行调制，且发射端101可以将调制后得到的承载时钟的信号和调制数据的信号叠加后通过一个信道发送给接收端。接收端在接收到接收信号后，对接收信号进行相应的处理，得到时钟信号，并通过时钟信号确定的接收驱动对应的正交序列码解调其他调制的数据信号，从而得到多个用户数据。

其中，以图4所示CDMA系统为例，该CDMA系统中的局部设备为发射端时，远端设备可以为接收端；当局部设备为接收端时，远端设备可以为发射端。

局端设备可以包括数字信号处理(英文：digital signal processing，DSP)资源池和CDMA调制解调器，DSP资源池可以包括电缆(英文：Cable)调制解调、数字用户线路(英文：digital subscriber line，简称：DSL)调制解调和电力线(英文：Power Line)调制解调。远端设备可以包括CDMA调制解调器和异构模拟前端，异构模拟前端包括放大器(英文：amplifier，简称：AMP)、低噪声放大器(英文：low noise amplifier，LNA)和混合(英文：hybrid)接口。用户端设备(英文：customer premise equipment，简称CPE)通过不同的连接方式，可以分为Cable CPE、DSL CPE、以及合用线(英文：party line，简称：PL)CPE等。

具体的，发射端101，即发射端设备，包括：

调制单元，用于通过发送时钟驱动第一序列码，得到承载时钟的信号，所述承载时钟的信号为方波信号；其中，所述第一序列码包括N个码元；所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

发送单元，用于向接收端设备发送发射信号；其中，所述发射信号包括所述承载时钟的信号；所述承载时钟的信号用于实现所述接收端设备和所述发射端设备的时钟同步。

可选地，所述方波信号的占空比为50％；或者，所述方波信号为数据信号。

可选地，所述第一序列码为预设码字集中的一个序列码，所述预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交；所述至少一个序列码中的每个序列码用于调制一个用户数据信号；

所述调制单元，还用于对于所述至少一个调制数据的信号中的每个调制数据的信号，通过所述发送时钟驱动第二序列码调制用户数据信号，得到一个调制数据的信号；其中，所述第二序列码为所述至少一个序列码中的序列码；

所述调制单元，还用于将所述承载时钟的信号和所述至少一个调制数据的信号进行叠加处理，得到所述发射信号。

接收端102，即接收端设备，包括：

接收单元，用于接收接收信号；其中，所述接收信号为发射端设备发送的发射信号经过信道传输后的信号；所述接收信号包括承载时钟的信号，且所述承载时钟的信号是所述发射端设备通过发送时钟驱动第一序列码得到的方波信号；所述第一序列码包括N个码元，所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

解调单元，用于对所述接收信号进行预设处理，得到时钟信号；其中，所述时钟信号用于实现所述接收端设备和所述发射端设备的时钟同步。

进一步可选地，所述方波信号的占空比为50％；或者，所述方波信号为数据信号。

进一步可选地，若所述码分多址系统为数字信号系统，则所述解调单元，具体用于：

对所述接收信号进行连续累加或者预设滑动窗累加处理、滤波处理和锁相处理，得到所述时钟信号。

进一步可选地，所述第一序列码为预设码字集中的一个序列码，所述预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交；所述至少一个序列码中的每个序列码用于解调一个数据调制的信号；

所述解调单元，还用于根据所述时钟信号确定接收时钟，所述接收时钟用于驱动所述至少一个序列码；

所述解调单元，还用于对于所述至少一个调制数据的信号中的每个调制数据的信号，通过所述接收时钟驱动第二序列码解调所述接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号；其中，所述第二序列码为所述至少一个序列码中的序列码。

图5为本申请实施例提供的一种时钟同步方法的流程图，应用于CDMA系统中，参见图5，该方法包括以下几个步骤。

步骤201：发射端通过发送时钟驱动第一序列码，得到承载时钟的信号，承载时钟的信号为方波信号。其中，第一序列码包括N个码元，N为大于等于1的正整数，当N≥2时，N个码元相同。方波信号的两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等。

其中，第一序列码可以包括N个码元，且当N≥2时N个码元相同，比如，第一序列码可以为{1，1，1，......，1}。方波信号可以是周期信号，也可以是非周期信号。当方波信号为周期信号时，方波信号的占空比可以为0-1之间的任一数值，比如，该占空比可以为50％。当方波信号为非周期信号时，该方波信号可以为数据信号，比如，数据信号为不归零(英文：non-return to zero，简称：NRZ)码对应产生的信号。

比如，参见图6，当方波信号为占空比50％的周期信号时，方波信号的波形可以为图6(a)所示。当方波信号为数据信号时，若NRZ码为[1 1 -1 1 1 1 -1 -1 1 1]，则方波信号的波形可以为图6(b)所示。图6中的-1表示低电平，+1表示高电平。

另外，方波信号的两个跳变沿可以是指方波信号相邻的两个跳变沿，也可以是不相邻的两个跳变沿，该跳变沿包括从高电平到低电平的下降沿、以及从低电平到高电平的上升沿。两个跳变沿之间的时间长度可以为发送第一序列码的时间长度的整数倍，且第一序列码的N个码元中每个码元的时间长度相等。其中，两个跳变沿可以与第一序列码的边界码元对齐，边界码元是指第一序列码的第一个码元和最后一个码元。

比如，如图7所示，若第一序列码可以为{1，1，1，1}，当方波信号为图6(a)所示的周期信号时，则方波信号中第一序列码的分布如图7(a)所示。当方波信号为图6(b)所示的数据信号时，则方波信号中第一序列码的分布如图7(b)所示。图7中的-1表示低电平，+1表示高电平，2N表示两个跳边沿之间的时间长度可以为发送第一序列码的时间长度的2倍。

其中，通过发送时钟驱动码元相同的第一序列码，得到承载时钟的信号时，相同的码元不会影响承载时钟的信号的幅度起伏变化，可以降低承载时钟的信号中的噪声，提高承载时钟的信号的信噪比，进而提高CDMA的性能。

步骤202：发射端向接收端发送发射信号。其中，发射信号包括承载时钟的信号，承载时钟的信号用于实现接收端和发射端的时钟同步。

当发射端通过发送时钟驱动第一序列码得到承载时钟的信号后，发射端可以通过发射端和接收端之间的信道将包含承载时钟的信号的发射信号发送给接收端。

具体的，发射端在发送发射信号时，可以通过光电转换模块将信号转换为光信号，以光信号的形式发送，比如，该光电转换模块可以为激光器。

步骤203：当接收端接收到接收信号时，接收端对接收信号进行预设处理，得到时钟信号，接收信号为发射端发送的发射信号经过信道传输后的信号。

其中，当发射端以光信号的形式发送发射信号时，接收端可以通过一个光接收机将光信号转换为相应的电信号，从而接收到该接收信号。

当接收端接收到该接收信号时，接收端可以对该接收信号进行滤波、锁相等一系列处理，从而得到时钟信号。其中，对该接收信号进行滤波处理时可以滤除接收信号中的高频部分，以及滤除直流分量(英文：direct current，简称：DC)。比如，滤除接收信号中的高频部分时可以通过低通滤波器LPF进行滤除。另外，对滤除高频部分和直流分量DC后的信号可以通过锁相环(英文：phase locked loop，简称：PLL)、或者时钟数据恢复(英文：clockand data recovery，简称CDR)电路等进行时钟锁定，最终得到时钟信号。

需要说明的是，接收端进行低通滤波处理也可以替换为带通滤波处理，时钟信号可以在带通滤波器的中心频点。另外，接收端进行低通滤波处理和滤除直流分量的过程可以不限定先后顺序。

具体的，由于CDMA系统可以为模拟信号系统，也可以为数字信号系统，且不同的CDMA系统，接收端对该接收信号进行的预设处理过程也有所不同，下面具体进行解释说明。

若CDMA系统为模拟信号系统，如图8所示，接收端可以通过低通滤波器LPF对接收信号进行低通滤波处理，以及滤除直流分量DC，之后经过锁相环PLL或CDR电路进行相位锁定，并变频到一定的时钟频率进行输出，从而得到时钟信号。

若CDMA系统为数字信号系统，如图9或图10所示，接收端可以对接收信号进行连续累加或者预设滑动窗累加处理，并通过低通滤波器LPF对处理后的信号进行低通滤波处理，以及滤除直流分量DC，之后经过锁相环PLL或CDR电路进行相位锁定，从而得到时钟信号。

其中，图9为连续累加处理对应的示意图，且通过连续累加处理后得到的信号的波形可以如图11所示。图10为预设滑动窗累加处理对应的示意图，且通过预设滑动窗累加处理后得到的信号的波形可以如图12所示。

进一步的，参见图13，若发射信号还包括至少一个调制数据的信号，则发射端在通过步骤202向接收端发送发射信号之前，对于至少一个调制数据的信号中的每个调制数据的信号，该方法还包括：步骤2011-步骤2012。

步骤2011：发射端通过发送时钟驱动第二序列码调制用户数据信号，得到调制数据的信号。

其中，第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且第一序列码和至少一个序列码相互正交。至少一个序列码中的每个序列码用于调制一个用户数据信号，第二序列码为至少一个序列码中的序列码。

也即是，预设序列码集可以包括多个序列码，且预设序列码集中的任意两个序列码相互正交，第一序列码和第二序列码为预设序列码集中的序列码。当预设序列码包括多个序列码时，第一序列码用于调制承载时钟的信号，至少一个序列码用于调制至少一个用户数据信号，且一个序列码可用于调制一个用户数据信号。

比如，在上述图8和图9中，预设序列码集可以包括m个序列码，m为大于等于2的整数，第一序列码可以表示为c1，至少一个序列码可以表示为c2、c3、......、cm，第二序列码可以为c2、c3、......、cm中的任意一个序列码。

具体的，对于至少一个调制数据的信号中的每个调制数据的信号，发射端通过发送时钟驱动第二序列码调制用户数据信号，得到调制数据的信号。其中，当发射端包括多个用户数据信号时，发射端可以分别通过预设序列码集中除第一序列码以外的其他序列码根据上述步骤2011对多个用户数据信号分别进行调制，得到多个调制数据的信号，一个用户数据信号对应一个调制数据的信号。

步骤2012：发射端将承载时钟的信号和至少一个调制数据的信号进行叠加处理，得到该发射信号。

其中，当发射端调制得到承载时钟的信号和至少一个调制数据的信号时，发射端可以将承载时钟的信号和至少一个调制数据的信号进行叠加处理。比如，发射端可以通过上述图8和图9所示的加法器将承载时钟的信号和至少一个调制数据的信号进行叠加，从而得到该发射信号。

进一步的，当发射端发送的发射信号还包括至少一个调制数据的信号时，则接收端接收到的接收信号也还包括至少一个调制数据的信号，在接收端按照上述步骤203得到时钟信号后，该方法还包括：步骤204。

步骤204：对于至少一个调制数据的信号中的每个调制数据的信号，接收端通过接收时钟驱动第二序列码解调接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号。

其中，接收时钟是接收端根据时钟信号确定的接收端的时钟，接收时钟用于驱动至少一个序列码。具体的，当接收信号包括多个调制数据的信号时，接收端可以通过接收时钟，驱动与发射端调制时对应的预设序列码集中的序列码对多个调制数据的信号分别进行解调，并对解调后的调制数据的信号进行预设处理，从而得到对应的多个用户数据信号。

在本申请实施例中，发射端的设备通过发送时钟驱动第一序列码得到承载时钟的信号，第一序列码为码元相同的序列码，且承载时钟的信号的两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等。发射端通过发送时钟驱动与第一序列码正交的其他序列码调制用户数据，并将承载时钟的信号和调制得到的数据调制的信号叠加后通过一个信道发送给接收端的设备。接收端的设备在接收到接收信号后，通过预设处理得到时钟信号，并通过时钟信号确定的接收时钟驱动其他相应的序列码对数据调制的信号进行解调，从而得到用户数据。通过本申请实施例的方法，可以在提供较高精度的时钟的同时，解决了业务数据在透明传输系统不中断的问题。

上述主要从各个设备之间交互的角度对本申请实施例提供的方案进行了介绍。可以理解的是，各个设备，例如发射端设备和接收端设备等为了实现上述功能，其包含了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本文中所公开的实施例描述的各示例的网元及算法步骤，本申请能够以硬件或硬件和计算机软件的结合形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

本申请实施例可以根据上述方法示例对发射端设备和接收端设备等进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。

在采用对应各个功能划分各个功能模块的情况下，图14示出了上述实施例中所涉及的发射端设备的一种可能的结构示意图，发射端设备300包括：调制单元301和发送单元302。其中，调制单元301用于执行图5、图13中的步骤201，以及图13中的步骤2011和步骤2012；发送单元302用于执行图5、图13中的步骤202。上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。

在硬件实现上，上述调制单元301可以为处理器，发送单元302可以为发送器，其可以与接收器构成通信接口。

图15所示，为本申请实施例提供的上述实施例中所涉及的发射端设备310的一种可能的逻辑结构示意图。发射端设备310包括：处理器312、通信接口313、存储器311以及总线314。处理器312、通信接口313以及存储器311通过总线314相互连接。在本申请实施例中，处理器312用于对发射端设备310的动作进行控制管理，例如，处理器312用于执行图5或图13中的步骤201，以及图13中的步骤2011和步骤2012，和/或用于本文所描述的技术的其他过程。通信接口313用于与接收端设备进行通信。存储器311，用于存储发射端设备310的程序代码和数据。

其中，处理器312可以是中央处理器单元，通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理器和微处理器的组合等等。总线314可以是外设部件互连标准(英文：peripheralcomponent interconnect，简称：PCI)总线或扩展工业标准结构(英文：extended industrystandard architecture，简称：EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图15中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

在采用对应各个功能划分各个功能模块的情况下，图16示出了上述实施例中所涉及的接收端设备的一种可能的结构示意图，接收端设备400包括：接收单元401和解调单元402。其中，接收单元401用于执行图5、图13中接收发射端发送信号的过程；解调单元402用于执行图5、图13中的步骤203、以及图13中的步骤204。上述方法实施例涉及的各步骤的所有相关内容均可以援引到对应功能模块的功能描述，在此不再赘述。

在硬件实现上，上述接收单元401可以为接收器，其可以与发送器构成通信接口，解调单元402可以为处理器。

图17所示，为本申请实施例提供的上述实施例中所涉及的接收端设备410的一种可能的逻辑结构示意图。接收端设备410包括：处理器412、通信接口413、存储器411以及总线414。处理器412、通信接口413以及存储器411通过总线414相互连接。在本申请实施例中，处理器412用于对接收端设备410的动作进行控制管理，例如，处理器412用于执行图5或图13中的步骤201，以及图13中的步骤2011和步骤2012，和/或用于本文所描述的技术的其他过程。通信接口413用于与发射端设备进行通信。存储器411，用于存储接收端设备410的程序代码和数据。

其中，处理器412可以是中央处理器单元，通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理器和微处理器的组合等等。总线414可以是外设部件互连标准(英文：peripheralcomponent interconnect，简称：PCI)总线或扩展工业标准结构(英文：extended industrystandard architecture，简称：EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图17中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

在本申请的另一实施例中，还提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机执行指令，当设备的至少一个处理器执行该计算机执行指令时，设备执行上述图5、或者图13所示的时钟同步方法中发射端的步骤或者接收端的步骤。

在本申请的另一实施例中，还提供一种计算机程序产品，该计算机程序产品包括计算机执行指令，该计算机执行指令存储在计算机可读存储介质中；设备的至少一个处理器可以从计算机可读存储介质读取该计算机执行指令，至少一个处理器执行该计算机执行指令使得设备实施上述图5、或者图13所示的时钟同步方法中发射端的步骤或者接收端的步骤。

在本申请的另一实施例中，还提供一种无源光网络系统，该系统包括发射端设备和接收端设备。发射端设备为图14或图15所示的发射端设备，和/或接收端设备为图16或图17所示的接收端设备。其中，发射端设备用于执行上述图5、或者图13所示的时钟同步方法中发射端的步骤；接收端设备用于执行上述图5、或者图13所示的时钟同步方法中接收端的步骤。

在本申请实施例中，发射端的设备通过发送时钟驱动第一序列码，得到承载时钟的信号，第一序列码为码元相同的序列码，承载时钟的信号的两个跳变沿之间的时间长度为发送第一序列码的时间长度的整数倍，且N个码元中每个码元的时间长度相等。发射端通过发送时钟驱动与第一序列码正交的其他序列码调制用户数据，并将承载时钟的信号和调制得到的数据调制的信号叠加后通过一个信道发送给接收端的设备。接收端的设备在接收到接收信号后，通过预设处理得到时钟信号，并通过时钟信号确定的接收时钟驱动其他相应的序列码对调制数据信号进行解调，从而得到用户数据。通过本申请实施例的方法，可以在提供较高精度的时钟的同时，解决了业务数据在透明传输系统不中断的问题。

最后应说明的是：以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种时钟同步方法，其特征在于，应用于码分多址系统中，所述方法包括：

发射端通过发送时钟驱动第一序列码，得到承载时钟的信号，所述承载时钟的信号为方波信号；其中，所述第一序列码包括N个码元；所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

所述发射端向接收端发送发射信号；其中，所述发射信号包括所述承载时钟的信号；所述承载时钟的信号用于实现所述接收端和所述发射端的时钟同步。

2.根据权利要求1所述的方法，其特征在于，所述方波信号的占空比为50%；或者，所述方波信号为数据信号。

3.根据权利要求1或2所述的方法，其特征在于，所述第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交，所述至少一个序列码中的每个序列码用于调制一个用户数据信号；

若所述发射信号还包括至少一个调制数据的信号，则所述发射端向接收端发送发射信号之前，所述方法还包括：

对于所述至少一个调制数据的信号中的每个调制数据的信号，所述发射端通过所述发送时钟驱动第二序列码调制用户数据信号，得到调制数据的信号；其中，所述第二序列码为所述至少一个序列码中的序列码；

所述发射端将所述承载时钟的信号和所述至少一个调制数据的信号进行叠加处理，得到所述发射信号。

4.一种时钟同步方法，其特征在于，应用于码分多址系统中，所述方法包括：

接收端接收接收信号；其中，所述接收信号为发射端发送的发射信号经过信道传输后的信号；所述接收信号包括承载时钟的信号，且所述承载时钟的信号是所述发射端通过发送时钟驱动第一序列码得到的方波信号；所述第一序列码包括N个码元，所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

所述接收端对所述接收信号进行预设处理，得到时钟信号；其中，所述时钟信号用于实现所述接收端和所述发射端的时钟同步。

5.根据权利要求4所述的方法，其特征在于，所述方波信号的占空比为50%；或者，所述方波信号为数据信号。

6.根据权利要求4或5所述的方法，其特征在于，若所述码分多址系统为数字信号系统，则所述接收端对所述接收信号进行预设处理，得到时钟信号，包括：

所述接收端对所述接收信号进行连续累加或者预设滑动窗累加处理、滤波处理和锁相处理，得到所述时钟信号。

7.根据权利要求4-5任一项所述的方法，其特征在于，所述第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交；所述至少一个序列码中的每个序列码用于解调一个数据调制的信号；

若所述接收信号还包括至少一个调制数据的信号，所述接收端对所述接收信号进行预设处理，得到所述时钟信号之后，所述方法还包括：

所述接收端根据所述时钟信号确定接收时钟，所述接收时钟用于驱动所述至少一个序列码；

对于所述至少一个调制数据的信号中的每个调制数据的信号，所述接收端通过所述接收时钟驱动第二序列码解调所述接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号；其中，所述第二序列码为所述至少一个序列码中的序列码。

8.一种发射端设备，其特征在于，应用于码分多址系统中，所述发射端设备包括：

调制单元，用于通过发送时钟驱动第一序列码，得到承载时钟的信号，所述承载时钟的信号为方波信号；其中，所述第一序列码包括N个码元；所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

发送单元，用于向接收端设备发送发射信号；其中，所述发射信号包括所述承载时钟的信号；所述承载时钟的信号用于实现所述接收端设备和所述发射端设备的时钟同步。

9.根据权利要求8所述的发射端设备，其特征在于，所述方波信号的占空比为50%；或者，所述方波信号为数据信号。

10.根据权利要求8或9所述的发射端设备，其特征在于，所述第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交；所述至少一个序列码中的每个序列码用于调制一个用户数据信号；

所述调制单元，还用于对于所述至少一个调制数据的信号中的每个调制数据的信号，通过所述发送时钟驱动第二序列码调制用户数据信号，得到一个调制数据的信号；其中，所述第二序列码为所述至少一个序列码中的序列码；

所述调制单元，还用于将所述承载时钟的信号和所述至少一个调制数据的信号进行叠加处理，得到所述发射信号。

11.一种接收端设备，其特征在于，应用于码分多址系统中，所述接收端设备包括：

接收单元，用于接收接收信号；其中，所述接收信号为发射端设备发送的发射信号经过信道传输后的信号；所述接收信号包括承载时钟的信号，且所述承载时钟的信号是所述发射端设备通过发送时钟驱动第一序列码得到的方波信号；所述第一序列码包括N个码元，所述方波信号的任意两个跳变沿之间的时间长度为发送所述第一序列码的时间长度的整数倍，且所述N个码元中每个码元的时间长度相等；所述N为大于或等于1的整数，当所述N≥2时，所述N个码元相同；

解调单元，用于对所述接收信号进行预设处理，得到时钟信号；其中，所述时钟信号用于实现所述接收端设备和所述发射端设备的时钟同步。

12.根据权利要求11所述的接收端设备，其特征在于，所述方波信号的占空比为50%；或者，所述方波信号为数据信号。

13.根据权利要求11或12所述的接收端设备，其特征在于，若所述码分多址系统为数字信号系统，则所述解调单元，具体用于：

对所述接收信号进行连续累加或者预设滑动窗累加处理、滤波处理和锁相处理，得到所述时钟信号。

14.根据权利要求11-12任一项所述的接收端设备，其特征在于，所述第一序列码为预设码字集中的一个序列码，预设序列码集还包括至少一个序列码，且所述第一序列码和所述至少一个序列码相互正交；所述至少一个序列码中的每个序列码用于解调一个数据调制的信号；

所述解调单元，还用于根据所述时钟信号确定接收时钟，所述接收时钟用于驱动所述至少一个序列码；

所述解调单元，还用于对于所述至少一个调制数据的信号中的每个调制数据的信号，通过所述接收时钟驱动第二序列码解调所述接收信号包括的调制数据的信号，并对解调后的调制数据的信号进行预设处理，得到用户数据信号；其中，所述第二序列码为所述至少一个序列码中的序列码。

15.一种时钟同步设备，其特征在于，所述设备包括处理器和存储器，所述存储器中存储代码和数据，所述处理器可运行所述存储器中的代码，所述处理器用于执行权利要求1-3任一项所述的时钟同步方法，或者执行权利要求4-7任一项所述的时钟同步方法。

16.一种无源光网络系统，其特征在于，所述系统包括如权利要求8-10任一项所述的发射端设备和权利要求11-14任一项所述的接收端设备。

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