CN109787466A - 一种预测式死区时间生成电路 - Google Patents
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Abstract
一种预测式死区时间生成电路，属于电子电路技术领域。死区时间检测模块用于检测上功率管关断、下功率管开启的死区时间和下功率管关断、上功率管开启的死区时间，根据检测死区时间是否达到优值产生第一检测信号和第二检测信号，逻辑控制模块根据死区时间检测模块的判断结果改变延时模块的输出，从而改变上功率管驱动信号和下功率管驱动信号之间的死区时间。本发明提出的一种预测式死区时间生成电路能够通过调节死区时间在保证死区时间裕量的同时，优化死区时间的长度，从而减小了功耗。
Description
技术领域
本发明属于电子电路技术领域，具体涉及到一种预测式死区时间生成电路，能够用于DC-DC控制变换器。
背景技术
随着电子设备的电池体积越来越小，电压越来越低，对开关电源工作效率的要求越来越高。各式各样的技术被应用在开关电源技术中，以提高效率。其中，同步整流技术是不采用传统二极管整流，而是用低导通压降的MOSFET管进行整流，从而降低开关电源系统的导通损耗，提高开关电源系统的转换效率。由于MOSFET管不具有二极管的单向导通特性，所以需要在上功率管与下功率管的开启关闭之间加入一个死区时间，在这个死区时间内，两管都关断，防止两个功率管同时导通，导致功率管损坏。
如图1所示是传统的采用固定死区时间的死区时间生成电路，PWM信号是DC-DC变换器的脉宽调制信号，P_Ctrl为上功率管的栅驱动逻辑信号，N_Ctrl为下功率管的栅驱动逻辑信号。
当PWM由低翻高，P_Ctrl由低翻高需要经过反相器INV9、INV1、INV2、INV3、INV4、NAD2、INV5、INV6、INV7和与非门NAD1这10个门电路的延迟，而N_Ctrl由高翻低只需要经过反相器INV9、INV1、INV2、INV3和与非门NAD1这五个门电路的延迟。P_Ctrl上升沿和N_Ctrl的下降沿之间形成了一个时间余量。
同理，当PWM由高翻低，N_Ctrl的上升沿要经过与非门NAD2、NAD1和反相器INV5、INV6、INV7、INV8、INV1、INV2和INV3这9个门电路的延迟，而P_Ctrl的下降沿只要经过与非门NAD2和反相器INV5、INV6、INV7这4个门电路的延迟。P_Ctrl的下降沿和N_Ctrl的上升沿也形成了一个时间余量。通过利用不同数目门电路的延迟，在N_Ctrl和P_Ctrl的输出信号之间形成了死区时间。
固定死区时间的优点在于简单性，缺点在于必须保证固定死区时间足够长，以满足不同温度，不同工艺角等情况下对避免串通的需求。由于同步整流管的体二极管在死区时间中导通，固定死区时间技术会导致很大的功耗，影响系统的效率。因此固定死区时间技术虽然保证了功率管不会烧毁，但是死区时间不能达到最优值，功耗很大，制约着变换器整体效率。
发明内容
针对上述传统固定死区时间生成电路存在的死区时间不能达到最优值从而造成的功耗问题，本发明提出一种预测式死区时间生成电路，在保证死区时间裕量的同时，优化了死区时间的长度，从而减小了功耗。
本发明的技术方案为：
一种预测式死区时间生成电路，通过控制DC-DC变换器的上功率管和下功率管来设置死区时间；
所述死区时间生成电路包括死区时间检测模块、逻辑控制模块和延时模块，
所述死区时间检测模块用于检测上功率管关断、下功率管开启的死区时间和下功率管关断、上功率管开启的死区时间并产生第一检测信号和第二检测信号，当检测到上功率管关断、下功率管开启的死区时间过长时第一检测信号产生一个高电平脉冲，否则第一检测信号为低电平；当检测到下功率管关断、上功率管开启的死区时间过长时第二检测信号产生一个高电平脉冲，否则第二检测信号为低电平；
所述延时模块包括M个级联的第一延时单元，M为正整数，所述DC-DC变换器的脉宽调制信号的反相信号经过级联的M个第一延时单元后产生M个延时信号，其中级联的最后一个第一延时单元产生的延时信号作为所述延时模块的输出信号；
所述逻辑控制模块包括计数逻辑单元、延时选择单元和死区时间产生模块，
所述计数逻辑单元包括第一双向计数器和第二双向计数器，当第二检测信号为低电平时，第一双向计数器反向计数一位；当第二检测信号为高电平且所述延时模块的输出信号为低电平时，第一双向计数器正向计数一位；当第一检测信号为低电平时，第二双向计数器反向计数一位；当第一检测信号为高电平且所述延时模块的输出信号为高电平时，第二双向计数器正向计数一位；
所述延时选择单元包括两个译码器和两个数选器，第一译码器用于将第一双向计数器的输出码转换为M位的第一控制码，第一数选器用于根据M位的第一控制码选择所述M个延时信号中对应的延时信号作为第一控制信号；第二译码器用于将第二双向计数器的输出码转换为M位的第二控制码，第二数选器用于根据M位的第二控制码选择所述M个延时信号中对应的延时信号作为第二控制信号；
所述死区时间产生模块用于将所述延时模块的输出信号经过反相后作为所述上功率管的驱动信号，并根据所述延时选择单元产生的第一控制信号和第二控制信号产生所述下功率管的驱动信号，所述第一控制信号经过与所述延时模块总延时时间相同的延时时间后产生第三控制信号，所述下功率管的驱动信号的上升沿与所述第三控制信号的上升沿相同，其下降沿与所述第二控制信号的下降沿相同。
具体的，所述死区时间生成电路应用于BUCK变换器时，死区时间检测模块包括第一检测单元和第二检测单元分别用于产生所述第一检测信号和第二检测信号；
第二检测单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一电阻和第一反相器，第四NMOS管和第五NMOS管的偏置电流相等；
第一电阻的一端连接所述BUCK变换器的开关节点处信号，另一端连接第六NMOS管的源极；
第一NMOS管的栅漏短接并连接第二NMOS管和第三NMOS管的栅极以及偏置电流，其源极连接第二NMOS管、第三NMOS管和第四NMOS管的源极并接地；
第一PMOS管的栅漏短接并连接第三PMOS管、第五PMOS管、第七PMOS管和第九PMOS管的栅极以及第二NMOS管的漏极，其源极连接第二PMOS管、第四PMOS管、第六PMOS管和第八PMOS管的源极并连接电源电压；
第三PMOS管的源极连接第二PMOS管的漏极，其漏极连接第二PMOS管、第四PMOS管、第六PMOS管和第八PMOS管的栅极以及第三NMOS管的漏极；
第五NMOS管的栅极连接第四NMOS管的栅极和漏极以及第五PMOS管的漏极，其漏极连接第七PMOS管的漏极和第六NMOS管的栅极并通过第一反相器后输出所述第二检测信号，其源极连接第六NMOS管和第九PMOS管的漏极；
第四PMOS管的漏极连接第五PMOS管的源极，第六PMOS管的漏极连接第七PMOS管的源极，第八PMOS管的漏极连接第六PMOS管的源极。
具体的，第一检测单元包括两个施密特触发器和一个或非门，两个施密特触发器的输入端分别连接所述BUCK变换器的开关节点处信号和下功率管驱动信号，输出端分别连接或非门的两个输入端，或非门的输出端输出所述第一检测信号。
具体的，所述延时模块包括十六个延时时间为4ns的第一延时单元级联构成的延时链。
具体的，所述计数逻辑单元还包括第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器和第十三反相器，
第二反相器的输入端连接所述延时模块的输出信号，其输出端连接第三反相器和第四反相器的的输入端；
第四反相器的使能端连接所述第二检测信号，其输出端连接第五反相器的输出端和第六反相器的输入端；
第七反相器的输入端连接第五反相器的输入端和第六反相器的输出端，其输出端通过第八反相器后连接第一双向计数器的控制端；
第一双向计数器的时钟端连接所述延时模块中级联的第十四个第一延时单元产生的延时信号；
第九反相器的输入端连接第三反相器的输出端，其使能端连接所述第一检测信号，其输出端连接第十反相器的输出端和第十一反相器的输入端；
第十二反相器的输入端连接第十反相器的输入端和第十一反相器的输出端，其输出端通过第十三反相器后连接第二双向计数器的控制端；
第二双向计数器的时钟端连接所述脉宽调制信号。
具体的，所述死区时间产生模块包括奇数个反相器构成的反相器链，用于将所述延时模块的输出信号转换为所述上功率管的驱动信号；
所述死区时间产生模块还包括第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器和一个延时时间为所述延时模块总延时时间的第二延时单元，
第二延时单元的输入端连接所述第一控制信号，其输出端产生所述第三控制信号并通过第十四反相器和第十五反相器的级联结构后连接第十八反相器的使能端；
所述第二控制信号经过第十六反相器和第十七反相器的级联结构后连接第十八反相器的输入端；
第十九反相器和第二十反相器构成锁存结构，第十九反相器的输入端连接第十八反相器和第二十反相器的输出端，其输出端连接第二十反相器和第二十一反相器的输入端；
第二十一反相器的输出端依次通过级联的第二十二反相器、第二十三反相器和第二十四反相器后产生所述下功率管的驱动信号。
本发明的有益效果为：本发明提出的一种预测式死区时间生成电路能够通过调节死区时间在保证死区时间裕量的同时，优化死区时间的长度，从而减小了功耗。
附图说明
图1为传统固定死区时间生成电路的结构示意图。
图2为本发明提出的一种预测式死区时间生成电路应用在DC-DC变换器中的拓扑结构图。
图3为实施例中给出的第一检测电路的结构示意图。
图4为实施例中给出的第二检测电路的结构示意图。
图5为实施例中给出的延时电路的结构示意图。
图6为实施例中给出的计数逻辑的结构示意图。
图7为实施例中给出的双向计数器的结构示意图。
图8为实施例中给出的延时选择电路的结构示意图。
图9为实施例中给出的死区时间生成电路的结构示意图。
图10为本实施例中死区时间生成电路的波形图。
具体实施方式
下面结合附图和具体实施例详细描述本发明。
本发明提出的预测式死区时间生成电路的思想是通过本周期的工作状态判断死区时间是否达到优值，从而决定下个周期的死区时间是增加还是减小。如图2所示为死区时间检测电路的原理图，预测式死区时间生成电路包括三个部分：死区时间检测模块、逻辑控制模块和延时模块。DC-DC变换器的脉宽调制信号PWM经过延时模块的延时后结合逻辑控制模块产生的信号生成上功率管驱动信号HDRV和下功率管驱动信号LDRV。死区时间检测模块用于检测上功率管关断、下功率管开启的死区时间和下功率管关断、上功率管开启的死区时间，根据检测死区时间是否达到优值产生第一检测信号D1和第二检测信号D2，当检测到上功率管关断、下功率管开启的死区时间过长时第一检测信号D1产生一个高电平脉冲，否则第一检测信号D1为低电平；当检测到下功率管关断、上功率管开启的死区时间过长时第二检测信号D2产生一个高电平脉冲，否则第二检测信号D2为低电平；逻辑控制模块根据死区时间检测模块的判断结果改变延时电路的输出，从而改变上功率管驱动信号HDRV和下功率管驱动信号LDRV之间的死区时间。
下面以将本发明提出的预测式死区时间生成电路应用于BUCK变换器为例详细说明本实施例的工作过程和工作原理，用于其他DC-DC变换器中通过调整死区时间检测模块的结构以适应即可。
本实施例中死区时间检测模块根据BUCK变换器开关节点处信号SW和下功率管驱动信号LDRV来产生第一检测信号D1和第二检测信号D2，如图3所示给出了第一检测电路的一种实现形式，第一检测电路用于检测上管关、下管开的死区时间，包括两个施密特触发器SCHM1和SCHM2以及一个或非门NOR1，两个施密特触发器的输入端分别连接BUCK变换器的开关节点处信号SW和下功率管驱动信号LDRV，输出端分别连接或非门NOR1的两个输入端，或非门NOR1的输出端输出第一检测信号D1。通过两个施密特触发器SCHM1和SCHM2分别检测SW点和LDRV点的电平，当上功率管开启，SW会拉高，当LDRV为低电平，下功率管关闭。如果在上功率管关，下功率管开的过程中，两个施密特触发器同时输出低电平，说明存在两个功率管同时关闭的情况，检测电路判断死区时间过长，第一检测信号D1输出一个高电平脉冲。
如图4所示给出了第二检测电路的一种实现形式，第二检测电路用于检测下管关，上管开的死区时间，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第一电阻R11和第一反相器INV14，第一电阻R11的一端连接BUCK变换器的开关节点处信号SW，另一端连接第六NMOS管MN6的源极；第一NMOS管MN1的栅漏短接并连接第二NMOS管MN2和第三NMOS管MN3的栅极以及偏置电流IBIAS，其源极连接第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的源极并接地GND；第一PMOS管MP1的栅漏短接并连接第三PMOS管MP3、第五PMOS管MP5、第七PMOS管MP7和第九PMOS管MP9的栅极以及第二NMOS管MN2的漏极，其源极连接第二PMOS管MP2、第四PMOS管MP4、第六PMOS管MP6和第八PMOS管MP8的源极并连接电源电压VIN；第三PMOS管MP3的源极连接第二PMOS管MP2的漏极，其漏极连接第二PMOS管MP2、第四PMOS管MP4、第六PMOS管MP6和第八PMOS管MP8的栅极以及第三NMOS管MN3的漏极；第五NMOS管MN5的栅极连接第四NMOS管MN4的栅极和漏极以及第五PMOS管MP5的漏极，其漏极连接第七PMOS管MP7的漏极和第六NMOS管MN6的栅极并通过第一反相器INV14后输出第二检测信号D2，其源极连接第六NMOS管MN6和第九PMOS管MP9的漏极；第四PMOS管MP4的漏极连接第五PMOS管MP5的源极，第六PMOS管MP6的漏极连接第七PMOS管MP7的源极，第八PMOS管MP8的漏极连接第六PMOS管MP6的源极。
第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9组成低压共源共栅电流镜，保证电流的镜像精度。第四NMOS管MN4和第五NMOS管MN5为源极输入对管，两个管子的偏置电流相等，所以工作在饱和区时栅源电压相等，第四NMOS管MN4的源极接地，所以当第五NMOS管MN5的源极电位高于地电位，第二检测信号D2输出低电平，当第五NMOS管MN5的源极电位低于地电位，第二检测信号D2输出高电平。第六NMOS管MN6和第一电阻R11用于确定比较器的翻转点，第六NMOS管MN6工作在线性区，可以视作一个正温电阻，用来拟合功率管的导通电阻的变化，这是由于在Buck电路正常工作的时候，SW也为负压，该负压随着外部导通功率管的导通电阻变化，所以需要将翻转点设置得比正常导通电压低。在常温的时候，比较器的翻转点为-360mV。在下功率管关，上功率管开的过程中，如果SW点的电压低于-360mV，说明死区时间过长，第二检测信号D2输出一个高电平脉冲。
如图5所示给出了延时模块的一种实现形式，一个16位4ns延时链，脉宽调制信号PWM的反相信号经过4ns单位延时链延时产生了OUT_1到OUT_16十六个延时信号，每个信号之间的延时间隔为4ns。
数字控制逻辑模块可以分为三个部分，第一部分为计数逻辑单元，第二部分为延时选择单元，第三部分为死区时间生成单元。
计数逻辑单元的一种实现形式如图6所示，包括第二反相器INV15、第三反相器INV20、第四反相器ENINV1、第五反相器INV16、第六反相器INV17、第七反相器INV18、第八反相器INV19、第九反相器ENINV2、第十反相器INV21、第十一反相器INV22、第十二反相器INV23、第十三反相器INV24、第一双向计数器Counter1和第二双向计数器Counter2，第二反相器INV15的输入端连接延时模块的输出信号OUT_16，其输出端连接第三反相器INV20和第四反相器ENINV1的输入端；第四反相器ENINV1的使能端连接第二检测信号D2，其输出端连接第五反相器INV16的输出端和第六反相器INV17的输入端；第七反相器INV18的输入端连接第五反相器INV16的输入端和第六反相器INV17的输出端，其输出端通过第八反相器INV19后连接第一双向计数器Counter1的控制端；第一双向计数器Counter1的时钟端连接延时模块中级联的第十四个第一延时单元产生的延时信号OUT_14；第九反相器ENINV2的输入端连接第三反相器INV20的输出端，其使能端连接第一检测信号D1，其输出端连接第十反相器INV21的输出端和第十一反相器INV22的输入端；第十二反相器INV23的输入端连接第十反相器INV21的输入端和第十一反相器INV22的输出端，其输出端通过第十三反相器INV24后连接第二双向计数器Counter2的控制端；第二双向计数器Counter2的时钟端连接脉宽调制信号PWM。
当第四反相器ENINV1的使能端和输入端都为1，输出为0，当使能端和输入端都为0或者使能端为0，输入端为1，输出由第五反相器INV16和第六反相器INV17进行锁存，其余情况下，输出为1。如图7所示给出了双向计数器的一种结构，IN为计数端，当IN输入1时，计数方向为加，当IN输入0时，计数方向为减，C端输入计数脉冲。
本实施例中，当延时模块的输出信号即延时信号OUT_16的下降沿来临，如果第二检测信号D2为1，则第一双向计数器Counter1的控制端IN为1，第一双向计数器Counter1的计数方向为加，则当延时模块中级联的第十四个延时单元产生的延时信号OUT_14的上升沿来临的时候，第一双向计数器Counter1加1位，如果第二检测信号D2不为1，则第一双向计数器Counter1的控制端IN为0，第一双向计数器Counter1减1位。本实施例中选择延时模块中级联的第十四个延时单元产生的延时信号OUT_14作为第一双向计数器Counter1的时钟信号，是由于要保证在第一双向计数器Counter1的每个周期其控制端信号IN1变化之后，其时钟信号即OUT_14的上升沿脉冲再对第一双向计数器Counter1的位数进行调整
当延时模块的输出信号即延时信号OUT_16的上升沿来临，如果第一检测信号D1为1，则第二双向计数器Counter2的控制端信号IN为1，计数方向为加，以脉宽调制信号PWM作为第二双向计数器Counter2的时钟信号，当脉宽调制信号PWM的上升沿来临时，第二双向计数器Counter2加1位，如果第一检测信号D1不为1，第二双向计数器Counter2减1位。
本实施例中延时选择单元的结构如图8所示，包括两个4-16译码器和两个16-1数选器。两个译码器分别将第一双向计数器Counter1和第二双向计数器Counter2的输出进行译码，然后通过16-1数选器选择延时模块产生的16个延时信号OUT_1到OUT_16信号中对应的信号，从而得到第一控制信号OUT_18和第二控制信号OUT_19。第一控制信号OUT_18初始值为OUT_16，第二控制信号OUT_19的初始值为OUT_1。
死区时间产生单元用于将延时模块的输出信号经过反相后作为上功率管的驱动信号HDRV，并根据延时选择单元产生的第一控制信号OUT_18和第二控制信号OUT_19产生下功率管的驱动信号LDRV，第一控制信号OUT_18经过与延时模块总延时时间相同的延时时间后产生第三控制信号OUT_20，下功率管的驱动信号的上升沿与第三控制信号OUT_20的上升沿相同，其下降沿与第二控制信号OUT_19的下降沿相同。
如图9所示给出了死区时间产生单元的一种电路实现形式，包括奇数个反相器构成的反相器链，用于将延时模块的输出信号OUT_16转换为上功率管的驱动信号HDRV；死区时间产生模块还包括第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器和一个延时时间为延时模块总延时时间的第二延时单元，本实施例中由于延时模块由16个4ns的第一延时单元级联，因此第二延时单元采用64ns的延时时间，第二延时单元的输入端连接第一控制信号OUT_18，其输出端产生第三控制信号OUT_20并通过第十四反相器和第十五反相器的级联结构后连接第十八反相器的使能端；第二控制信号OUT_19经过第十六反相器和第十七反相器的级联结构后连接第十八反相器的输入端；第十九反相器和第二十反相器构成锁存结构，第十九反相器的输入端连接第十八反相器和第二十反相器的输出端，其输出端连接第二十反相器和第二十一反相器的输入端；第二十一反相器的输出端依次通过级联的第二十二反相器、第二十三反相器和第二十四反相器后产生下功率管的驱动信号LDRV。
第一控制信号OUT_18经过第二延时单元延时64ns后生成第三控制信号OUT_20，下管驱动信号LDRV的上升沿由第三控制信号OUT_20信号确定，下管驱动信号LDRV的下降沿由第二控制信号OUT_19信号确定，波形图如图10所示。上功率管关到下功率管开的死区时间可以表示为：60ns-counter2的输出码×4ns，下管关到上管开的死区时间可以表示为：(16-counter1的输出码)×4ns。预测式死区时间生成电路最终可以达到近似零死区的最优值，既保证了上下功率管不会穿通，又提高了效率。
以上实例仅用以说明本发明的技术方案，本领域的普通技术人员应当理解，可以对本方向的技术方案进行修改或等同替换，而不脱离本方案的精神和范围，均应涵盖在本发明的权利保护范围当中。
Claims (6)
1.一种预测式死区时间生成电路，通过控制DC-DC变换器的上功率管和下功率管来设置死区时间；
其特征在于，所述死区时间生成电路包括死区时间检测模块、逻辑控制模块和延时模块，
所述死区时间检测模块用于检测上功率管关断、下功率管开启的死区时间和下功率管关断、上功率管开启的死区时间并产生第一检测信号和第二检测信号，当检测到上功率管关断、下功率管开启的死区时间过长时第一检测信号产生一个高电平脉冲，否则第一检测信号为低电平；当检测到下功率管关断、上功率管开启的死区时间过长时第二检测信号产生一个高电平脉冲，否则第二检测信号为低电平；
所述延时模块包括M个级联的第一延时单元，M为正整数，所述DC-DC变换器的脉宽调制信号的反相信号经过级联的M个第一延时单元后产生M个延时信号，其中级联的最后一个第一延时单元产生的延时信号作为所述延时模块的输出信号；
所述逻辑控制模块包括计数逻辑单元、延时选择单元和死区时间产生单元，
所述计数逻辑单元包括第一双向计数器和第二双向计数器，当第二检测信号为低电平时，第一双向计数器反向计数一位，当第二检测信号为高电平且所述延时模块的输出信号为低电平时，第一双向计数器正向计数一位；当第一检测信号为低电平时，第二双向计数器反向计数一位，当第一检测信号为高电平且所述延时模块的输出信号为高电平时，第二双向计数器正向计数一位；
所述延时选择单元包括两个译码器和两个数选器，第一译码器用于将第一双向计数器的输出码转换为M位的第一控制码，第一数选器用于根据M位的第一控制码选择所述M个延时信号中对应的延时信号作为第一控制信号；第二译码器用于将第二双向计数器的输出码转换为M位的第二控制码，第二数选器用于根据M位的第二控制码选择所述M个延时信号中对应的延时信号作为第二控制信号；
所述死区时间产生单元用于将所述延时模块的输出信号经过反相后作为所述上功率管的驱动信号，并根据所述延时选择单元产生的第一控制信号和第二控制信号产生所述下功率管的驱动信号，所述第一控制信号经过与所述延时模块总延时时间相同的延时时间后产生第三控制信号，所述下功率管的驱动信号的上升沿与所述第三控制信号的上升沿相同，其下降沿与所述第二控制信号的下降沿相同。
2.根据权利要求1所述的预测式死区时间生成电路，其特征在于，所述死区时间生成电路应用于BUCK变换器时，死区时间检测模块包括第一检测单元和第二检测单元分别用于产生所述第一检测信号和第二检测信号；
第二检测单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一电阻和第一反相器，第四NMOS管和第五NMOS管的偏置电流相等；
第一电阻的一端连接所述BUCK变换器的开关节点处信号，另一端连接第六NMOS管的源极；
第一NMOS管的栅漏短接并连接第二NMOS管和第三NMOS管的栅极以及偏置电流，其源极连接第二NMOS管、第三NMOS管和第四NMOS管的源极并接地；
第一PMOS管的栅漏短接并连接第三PMOS管、第五PMOS管、第七PMOS管和第九PMOS管的栅极以及第二NMOS管的漏极，其源极连接第二PMOS管、第四PMOS管、第六PMOS管和第八PMOS管的源极并连接电源电压；
第三PMOS管的源极连接第二PMOS管的漏极，其漏极连接第二PMOS管、第四PMOS管、第六PMOS管和第八PMOS管的栅极以及第三NMOS管的漏极；
第五NMOS管的栅极连接第四NMOS管的栅极和漏极以及第五PMOS管的漏极，其漏极连接第七PMOS管的漏极和第六NMOS管的栅极并通过第一反相器后输出所述第二检测信号，其源极连接第六NMOS管和第九PMOS管的漏极；
第四PMOS管的漏极连接第五PMOS管的源极，第六PMOS管的漏极连接第七PMOS管的源极，第八PMOS管的漏极连接第六PMOS管的源极。
3.根据权利要求2所述的预测式死区时间生成电路，其特征在于，第一检测单元包括两个施密特触发器和一个或非门，两个施密特触发器的输入端分别连接所述BUCK变换器的开关节点处信号和下功率管驱动信号，输出端分别连接或非门的两个输入端，或非门的输出端输出所述第一检测信号。
4.根据权利要求1-3任一项所述的预测式死区时间生成电路，其特征在于，所述延时模块包括十六个延时时间为4ns的第一延时单元级联构成的延时链。
5.根据权利要求4所述的预测式死区时间生成电路，其特征在于，所述计数逻辑单元还包括第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器和第十三反相器，
第二反相器的输入端连接所述延时模块的输出信号，其输出端连接第三反相器和第四反相器的输入端；
第四反相器的使能端连接所述第二检测信号，其输出端连接第五反相器的输出端和第六反相器的输入端；
第七反相器的输入端连接第五反相器的输入端和第六反相器的输出端，其输出端通过第八反相器后连接第一双向计数器的控制端；
第一双向计数器的时钟端连接所述延时模块中级联的第十四个第一延时单元产生的延时信号；
第九反相器的输入端连接第三反相器的输出端，其使能端连接所述第一检测信号，其输出端连接第十反相器的输出端和第十一反相器的输入端；
第十二反相器的输入端连接第十反相器的输入端和第十一反相器的输出端，其输出端通过第十三反相器后连接第二双向计数器的控制端；
第二双向计数器的时钟端连接所述脉宽调制信号。
6.根据权利要求1或5所述的预测式死区时间生成电路，其特征在于，所述死区时间产生模块包括奇数个反相器构成的反相器链，用于将所述延时模块的输出信号转换为所述上功率管的驱动信号；
所述死区时间产生模块还包括第十四反相器、第十五反相器、第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器和一个延时时间为所述延时模块总延时时间的第二延时单元，
第二延时单元的输入端连接所述第一控制信号，其输出端产生所述第三控制信号并通过第十四反相器和第十五反相器的级联结构后连接第十八反相器的使能端；
所述第二控制信号经过第十六反相器和第十七反相器的级联结构后连接第十八反相器的输入端；
第十九反相器和第二十反相器构成锁存结构，第十九反相器的输入端连接第十八反相器和第二十反相器的输出端，其输出端连接第二十反相器和第二十一反相器的输入端；
第二十一反相器的输出端依次通过级联的第二十二反相器、第二十三反相器和第二十四反相器后产生所述下功率管的驱动信号。
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