CN109728823A - 低密度同位检查码解码器及解码方法 - Google Patents
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Abstract
一种低密度同位检查码解码方法，用于解码一去映射电路所输出的一组初始对数可能性比值。该解码方法包含：自该去映射电路接收并储存该组初始对数可能性比值；自一第一缓存器接收并储存该组初始对数可能性比值；自一第二缓存器接收该组初始对数可能性比值；根据该组初始对数可能性比值进行一解码运算，以产生一组中间对数可能性比值；判断该组中间对数可能性比值是否收敛；当未收敛时，将该组中间对数可能性比值存回该第二缓存器中，其中该第二缓存器在储存空间上大于该第一缓存器；以及当收敛时，输出该组中间对数可能性比值作为一组解码后对数可能性比值。
Description
技术领域
本发明是关于解码器，尤其是关于低密度同位检查码(Low-Density Parity-Check,LDPC)的解码器及解码方法。
背景技术
低密度同位检查码的解码运算涉及大量的数据，即使是运算量相对较低的准循环低密度同位检查(Quasi-Cyclic Low-Density Parity-Check,QC-LDPC)码，仍会为低密度同位检查码解码器带来硬件成本上的负担。在目前对芯片体积及电路成本锱铢必较的市场中，维持电路的效能并同时减少芯片体积及降低电路成本成为一大挑战。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种低密度同位检查码解码器及解码方法，以减少芯片体积及降低电路成本。
本发明揭露一种低密度同位检查(Low-Density Parity-Check,LDPC)码解码器，用于解码一去映射电路(de-mapping circuit)所输出的一组初始对数可能性比值(log-likelihood ratio,LLR)。该解码器包含一第一缓存器、一第二缓存器及一解码电路。该第一缓存器自该去映射电路接收并储存该组初始对数可能性比值。该第二缓存器自该第一缓存器接收并储存该组初始对数可能性比值。该解码电路执行以下步骤：自该第二缓存器接收该组初始对数可能性比值；根据该组初始对数可能性比值进行一解码运算，以计算出一组中间对数可能性比值，其中该组中间对数可能性比值在数据大小(data size)上大于该组初始对数可能性比值；判断该组中间对数可能性比值是否收敛；当判断该组中间对数可能性比值未收敛时，将该组中间对数可能性比值存回该第二缓存器中，其中该第二缓存器在储存空间上大于该第一缓存器；以及当判断该组中间对数可能性比值收敛时，输出该组中间对数可能性比值作为一组解码后对数可能性比值。
本发明另揭露一种低密度同位检查(Low-Density Parity-Check,LDPC)码解码方法，用于解码一去映射电路(de-mapping circuit)所输出的一组初始对数可能性比值(log-likelihood ratio,LLR)。该解码方法包含：自该去映射电路接收并储存该组初始对数可能性比值；自一第一缓存器接收并储存该组初始对数可能性比值；自一第二缓存器接收该组初始对数可能性比值；根据该组初始对数可能性比值进行一解码运算，以产生一组中间对数可能性比值，其中该组中间对数可能性比值在数据大小(data size)上大于该组初始对数可能性比值；判断该组中间对数可能性比值是否收敛；当判断该组中间对数可能性比值未收敛时，将该组中间对数可能性比值存回该第二缓存器中，其中该第二缓存器在储存空间上大于该第一缓存器；以及当判断该组中间对数可能性比值收敛时，输出该组中间对数可能性比值作为一组解码后对数可能性比值。
附图说明
图1为低密度同位检查码解码器的方块图；
图2为本发明低密度同位检查码解码器的一实施例的方块图；以及
图3为本发明低密度同位检查码解码方法的一实施例的流程图。
符号说明
100、300 去映射电路
200、400 LDPC解码器
210 切换电路
220、230、420、430 缓存器
240、440 解码电路
S310～S370 步骤
具体实施方式
本发明的揭露内容包含低密度同位检查码解码器及解码方法，该解码器与解码方法可应用于通讯系统的接收端。在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的揭露内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。
图1为低密度同位检查码(Low-Density Parity-Check,QC-LDPC)解码器200的方块图。LDPC解码器200可以适用于低密度同位检查码的解码运算或是准循环低密度同位检查码的解码运算。
去映射电路100对数据DATA进行去映射操作，依序产生多组初始对数可能性比值(log likelihood ratio,LLR)LLR1_ini、LLR2_ini。LDPC解码器200对多组初始对数可能性比值LLR1_ini、LLR2_ini进行LDPC解码运算后，分别产生多组解码后对数可能性比值LLR1_con、LLR2_con。LDPC解码器200的后级电路(图未示)可以根据多组解码后对数可能性比值LLR1_con、LLR2_con得出传送端进行编码前的原始数据。
详细来说，LDPC解码器200包含切换电路210、缓存器220、230以及解码电路240。切换电路210自去映射电路100接收多组初始对数可能性比值LLR1_ini、LLR2_ini，并输出多组初始对数可能性比值LLR1_ini、LLR2_ini到缓存器220、230中之一。举例来说，切换电路210将该组初始对数可能性比值LLR1_ini存入缓存器220。之后，解码电路240从缓存器220读取该组初始对数可能性比值LLR1_ini来进行迭代运算，以产生一组解码后对数可能性比值LLR1_con。详细来说，解码电路240先对该组初始对数可能性比值LLR1_ini进行解码运算，以产生一组中间对数可能性比值LLR1_itm，并判断该组中间对数可能性比值LLR1_itm是否收敛。当解码电路240判断出该组中间对数可能性比值LLR1_itm未收敛时，解码电路240将该组中间对数可能性比值LLR1_itm存回缓存器220，以进行下一次的解码运算；当解码电路240判断出经过多次解码运算(亦即迭代运算)后的该组中间对数可能性比值LLR1_itm收敛时，便输出该组已收敛的中间对数可能性比值LLR1_itm，作为该组解码后对数可能性比值LLR1_con，此时解码电路240完成对该组初始对数可能性比值LLR1_ini的解码运算。
当解码电路240尚未完成对该组初始对数可能性比值LLR1_ini的解码运算，而去映射电路100已产生下一组初始对数可能性比值LLR2_ini时，切换电路210将下一组初始对数可能性比值LLR2_ini输出至另一组缓存器230中，以避免影响解码电路240对该组初始对数可能性比值LLR1_ini的解码运算。解码电路240在完成对该组初始对数可能性比值LLR1_ini的解码运算后，便可从缓存器230中读取下一组初始对数可能性比值LLR2_ini，以进行解码运算。类似地，解码电路240持续对该组初始对数可能性比值LLR2_ini进行解码运算，直到该组中间对数可能性比值LLR2_imt收敛时，输出该组已收敛的中间对数可能性比值LLR2_itm，作为下一组解码后对数可能性比值LLR2_con，其余以此类推。换句话说，LDPC解码器200将自去映射电路100接收到的初始对数可能性比值交替地存入缓存器220、230来进行解码操作。
请注意，去映射电路100、切换电路210及解码电路240通常可由专用硬件电路实现，但亦可由软件程序来实现。此外，去映射电路100、切换电路210及解码电路240是为本领域熟知该项技艺者的通常知识，因此在此不予赘述。
一般而言，随着被解码电路240解码的次数增加，对数可能性比值的数据大小亦会增加。详细来说，经过解码运算的中间对数可能性比值LLR1_itm与LLR2_itm在数据大小(data size)上，会分别大于初始对数可能性比值LLR1_ini、LLR2_ini，且经过越多次解码运算的中间对数可能性比值LLR1_itm、LLR2_itm，其数据大小会越大。由于缓存器220、230均会用来暂存尚未收敛的中间对数可能性比值LLR1_itm、LLR2_itm，因此缓存器220、230的储存空间需足够储存最大的中间对数可能性比值LLR1_itm、LLR2_itm(亦即最后一组未收敛的中间对数可能性比值LLR1_itm、LLR2_itm)。举例来说，初始对数可能性比值LLR1_ini、LLR2_ini的数据大小为6位，随解码次数逐渐变大的中间对数可能性比值LLR1_itm、LLR2_itm的数据大小介于6～10位，解码后对数可能性比值LLR1_con、LLR2_con的数据大小为10位，因此缓存器220、230的储存空间例如均被设计为10位。
图2为本发明低密度同位检查码解码器的一实施例的方块图，图3为本发明低密度同位检查码解码方法的一实施例的流程图。LDPC解码器400可以适用于低密度同位检查码的解码运算或是准循环低密度同位检查码的解码运算。LDPC解码器400包含缓存器420、430以及解码电路440。缓存器420从去映射电路300接收并储存一组初始对数可能性比值LLR_ini(步骤S310)。请注意，关于去映射电路300的运作方式，可参考上述关于去映射电路100的详细说明，在此不再重复说明。接着，缓存器430从缓存器420接收并储存该组初始对数可能性比值LLR_ini(步骤S320)。接下来，解码电路440自缓存器430接收该组初始对数可能性比值LLR_ini，然后根据该组初始对数可能性比值LLR_ini进行一迭代运算，以产生一组解码后的对数可能性比值LLR_con。详细来说，解码电路440先对该组初始对数可能性比值LLR_ini进行一解码运算，以产生一组中间对数可能性比值LLR_itm(步骤S330)，并判断该组中间对数可能性比值LLR_itm是否收敛(步骤S340)。当解码电路440判断出该组中间对数可能性比值LLR_itm未收敛时，解码电路440将该组中间对数可能性比值LLR_itm存回缓存器430(步骤S350)。接着，解码电路440自缓存器430接收该组中间对数可能性比值LLR_itm，并根据该组中间对数可能性比值LLR_itm进行下一次的解码运算，以更新该组中间对数可能性比值LLR_itm(步骤S360)；当解码电路440判断出经过多次解码运算(亦即迭代运算)的该组中间对数可能性比值LLR_itm收敛时，便输出该组已收敛的中间对数可能性比值LLR_itm，作为该组解码后对数可能性比值LLR_con(步骤S370)，此时解码电路440完成对该组初始对数可能性比值LLR_ini的解码运算。
在一实施例中，缓存器430从缓存器420接收并储存该组初始对数可能性比值LLR_ini(步骤S320)后，缓存器420可从去映射电路300接收并储存下一组初始对数可能性比值(步骤S310)。更明确地说，缓存器420可能于步骤S330～S370中的任一步骤被执行时，从去映射电路300接收并储存下一组初始对数可能性比值。等解码电路440完成对该组初始对数可能性比值LLR1_ini的解码运算后，缓存器430可从缓存器420接收并储存下一组初始对数可能性比值(步骤S320)，解码电路440再自缓存器430接收下一组初始对数可能性比值，然后根据下一组初始对数可能性比值进行一迭代运算，以产生下一组解码后的对数可能性比值(重复步骤S330～S370)。
在此设计下，由于仅有缓存器430用来储存随解码次数逐渐变大的该组中间对数可能性比值LLR_itm，缓存器420则仅用来储存该组初始对数可能性比值LLR_ini，而不用来储存随解码次数逐渐变大的该组中间对数可能性比值LLR_itm，因此缓存器420在储存空间上可小于缓存器430。举例来说，该组初始对数可能性比值LLR_ini的数据大小为6位，随解码次数逐渐变大的该组中间对数可能性比值LLR_itm的数据大小介于6～10位，解码后对数可能性比值LLR_con的数据大小为10位，因此缓存器430的储存空间例如被设计为10位，而缓存器420的储存空间例如可被设计为6或7位。
相较于LDPC解码器200使用2个储存空间较大(例如10位)的缓存器220、230，LDPC解码器400可使用一个储存空间较大(例如10位)的缓存器430，一个储存空间较小(例如6位)的缓存器420来达到相同的功能。换句话说，本发明的LDPC解码器及解码方法可有效率地使用缓存器来进行低密度同位检查码的解码操作，因此能够减少芯片体积及降低电路成本，使产品更具竞争力。
由于本技术领域具有通常知识者可借由本案的装置发明的揭露内容来了解本案的方法发明的实施细节与变化，因此虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求书所界定者为准。
Claims (8)
1.一种低密度同位检查LDPC码解码器，用于解码一去映射电路所输出的一组初始对数可能性比值LLR，其中该解码器包含：
一第一缓存器，自该去映射电路接收并储存该组初始对数可能性比值；
一第二缓存器，自该第一缓存器接收并储存该组初始对数可能性比值；以及
一解码电路，执行以下步骤：
自该第二缓存器接收该组初始对数可能性比值；
根据该组初始对数可能性比值进行一解码运算，以计算出一组中间对数可能性比值，其中该组中间对数可能性比值在数据大小上大于该组初始对数可能性比值；
判断该组中间对数可能性比值是否收敛；
当判断该组中间对数可能性比值未收敛时，将该组中间对数可能性比值存回该第二缓存器中，其中该第二缓存器在储存空间上大于该第一缓存器；以及
当判断该组中间对数可能性比值收敛时，输出该组中间对数可能性比值作为一组解码后对数可能性比值。
2.如权利要求1所述的低密度同位检查码解码器，其特征在于，该第一缓存器不储存该组中间对数可能性比值。
3.如权利要求2所述的LDPC解码器，其特征在于，该第一缓存器的储存空间等于该组初始对数可能性比值的数据大小。
4.如权利要求1所述的低密度同位检查码解码器，其特征在于，在该第二缓存器自该第一缓存器接收该组初始对数可能性比值后，该第一缓存器另自该去映射电路接收并储存一下一组初始对数可能性比值。
5.一种低密度同位检查LDPC码解码方法，用于解码一去映射电路所输出的一组初始对数可能性比值LLR，其中该解码方法包含：
自该去映射电路接收并储存该组初始对数可能性比值；
自一第一缓存器接收并储存该组初始对数可能性比值；
自一第二缓存器接收该组初始对数可能性比值；
根据该组初始对数可能性比值进行一解码运算，以产生一组中间对数可能性比值，其中该组中间对数可能性比值在数据大小上大于该组初始对数可能性比值；
判断该组中间对数可能性比值是否收敛；
当判断该组中间对数可能性比值未收敛时，将该组中间对数可能性比值存回该第二缓存器中，其中该第二缓存器在储存空间上大于该第一缓存器；以及
当判断该组中间对数可能性比值收敛时，输出该组中间对数可能性比值作为一组解码后对数可能性比值。
6.如权利要求5所述的解码方法，其特征在于，该第一缓存器不储存该组中间对数可能性比值。
7.如权利要求6所述的解码方法，其特征在于，该第一缓存器的储存空间等于该组初始对数可能性比值的数据大小。
8.如权利要求5所述的解码方法，其特征在于，更包含：
在该第二缓存器自该第一缓存器接收该组初始对数可能性比值后，自该去映射电路接收一下一组初始对数可能性比值，并将该下一组初始对数可能性比值储存至该第一缓存器。
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2017
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