CN109710560A - 一种cpu与fpga交互确认的方法和装置 - Google Patents

Abstract

本申请供一种CPU与FPGA交互确认的方法，所述方法包括：FPGA向CPU申请能够进行DMA(Direct Memory Access，直接内存存取)操作的内存，将所述内存的物理地址通知FPGA；CPU清空所述内存，向FPGA写入用于数据管理的结构信息；FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，本申请通过更加可靠的内存访问，提高了系统的稳定性和可靠性，还减少了CPU与FPGA之间的数据交互，通过访问内存的方式，缩短了状态确认的时间，提高了CPU的效率。

Description

一种CPU与FPGA交互确认的方法和装置

技术领域

本申请涉及网络通信技术领域，特别设计一种CPU与FPGA(Field-ProgrammableGate Array，现场可编程门阵列)交互确认的方法和装置。

背景技术

近些年来，IT电子技术飞速发展，各类可编程芯片层出不穷，其中以FPGA最为典型，无论是在卫星通信与地面通信领域，还是在自动化控制领域，FPGA都得到了广泛的应用。FPGA(Field-Programmable Gate Array，现场可编程门阵列)是在PAL,GAL,CPLD等可编程器件基础上进一步发展的产物，作为ASIC(专用集成电路)领域中的一种半定制电路而出现，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。因为FPGA的可编程特性，对于产品的升级换代提供了方便之门，越来越多的产品中使用FPGA替代了传统的单一功能的器件，于是CPU与FPGA之间交互的稳定和高效变得尤为重要。CPU和FPGA之间实现稳定高效的数据交互是保证系统稳定运行的重要前提。

通常一个板上的FPGA都会有大量业务要处理。那么CPU就需要与其进行多次的交互，包括访问其寄存器或存储空间等，就需要反复执行确认流程。由于通过访问PCIE MEM空间的方式来轮询状态，外部总线pcie(peripheral component interconnect express，高速串行点对点双通道高带宽传输)的速率正常x1为2.5G速率，相比CPU的运行速度来说还是差很多，所以会很大程度降低CPU处理能力，以及CPU处理事物的实时性。同时pcie的总线是共享的，如果CPU不停读取pcie mem的空间，在一定超时时间内没有收到回读的TLP包，CPU会发生错误，由此可能会死机。影响系统稳定性。

发明内容

有鉴于此，本申请提供一种CPU与FPGA交互确认的方法和装置，能够提高CPU与FPGA交互的效率，不需要通过读取pcie mem空间的完成确认信息来检查完成，提高访问效率和稳定性。

具体地，本申请是通过如下技术方案实现的：

一种CPU与FPGA交互确认的方法，所述方法包括：

FPGA向CPU申请能够进行DMA操作的内存，将所述内存的物理地址通知FPGA；

CPU清空所述内存，向FPGA写入用于数据管理的结构信息；

FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；

CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认。

其中，所述将所述内存的物理地址通知FPGA，具体为：

将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

其中，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

其中，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：

所述CPU发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU判定为交互失败。

其中，所述CPU判定为交互失败后，所述方法还包括：

CPU重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。

一种CPU与FPGA交互确认的装置，所述装置包括：CPU和FPGA，

所述CPU用于：根据FPGA的申请划分能够进行DMA操作的内存，将所述内存的物理地址通知FPGA；清空所述内存，向FPGA写入用于数据管理的结构信息；发送访问请求后，检测所述内存，根据其中内容完成交互确认；

所述FPGA用于：响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中。

其中，所述将所述内存的物理地址通知FPGA，具体为：

将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

其中，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

其中，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：

所述CPU发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU判定为交互失败。

其中，所述CPU还用于：

判定为交互失败后，CPU重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。

由以上本申请提供的技术方案可见，本申请避免了对pcie mem的频繁访问，通过更加可靠的内存访问，提高了系统的稳定性和可靠性；本申请还减少了CPU与FPGA之间的数据交互，通过访问内存的方式，缩短了状态确认的时间，提高了CPU的效率，FPGA通过pciedma的方式把结果返回到内存中，也缩短了CPU获取到done的时间，而且访问内存的方式不会影响CPU的速度，提高了CPU与FPGA交互的效率。

附图说明

图1为现有技术中CPU与FPGA的交互结构示意图；

图2为现有技术中轮询的判断流程示意图；

图3为本申请示出的一种CPU与FPGA交互确认的方法的流程图；

图4为本申请示出的一种CPU与FPGA交互确认的装置的结构图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。

为进一步了解本申请技术，请参见图1，图1为现有技术中CPU与FPGA的交互结构示意图，如图1所示，CPU110通过pcie switch120与FPGA111和FPGA112相连，CPU130通过FPGAS140与FPGA131和FPGA132相连。

两种连接中，用FPGA111或FPGA112作为一个ep,用pcie接口来访问。或者用FPGA做为一个pcie switch，即FPGA S140，然后用local bus(局部总线)与下面的FPGA131或FPGA132连接。不管上述哪种方式，都需要通过直接访问的PCIE MEM空间，间接的来访问FPGA的寄存器。如果要完成交互，FPGA与CPU间需要确定一个访问的格式，然后CPU去按这个格式访问。

具体实现方式为：如图1中：

1、假调FPGA111的mem空间为0xa0000000。定义如下的读写结构，为了实现CPU与FPGA通信，访问FPGA提供的寄存器。

2、CPU110先填这个结构，然后写入pcie mem 0xa0000000，然后轮询done的位置。如果从0变为1，则表示已经完成。

上述具体轮询流程请参见图2为现有技术中轮询的判断流程示意图。

通常一个板上的FPGA都会有大量业务要处理。那么CPU就需要与其进行多次的交互，包括访问其寄存器或存储空间等，就需要反复执行上述流程，由于通过访问pcie mem空间的方式来轮询状态，外部总线pcie的速率正常x1为2.5G速率，相比CPU的运行速度来说还是差很多，所以会很大程度降低CPU处理能力，以及CPU处理事物的实时性。pcie的总线是共享的，而且如果CPU不停读pcie mem的空间，由于CPU发起的读外设，在一定超时时间内没有收到回读的TLP包，CPU会发生错误，由此可能会死机。影响系统稳定性。

请参见图3，图3为本申请示出的一种CPU与FPGA交互确认的方法的流程图，具体执行以下步骤：

步骤301：FPGA向CPU申请能够进行DMA(Direct Memory Access，直接内存存取)操作的内存，将所述内存的物理地址通知FPGA；

其中，所述将所述内存的物理地址通知FPGA，具体为：将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

步骤302：CPU清空所述内存，向FPGA写入用于数据管理的结构信息；

其中，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

步骤303：FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；

步骤304：CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认。

其中，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：所述CPU发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU判定为交互失败。

进一步的，所述CPU判定为交互失败后，所述方法还包括：CPU重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。

该方案由于CPU与内存的操作是实时在进行，CPU不需要为此单独分配资源，所以CPU的速度不会受到影响。而且CPU实时读写内存，相比较于直接访问pcie mem要稳定可靠，同时速度更快，效率更高，不会造成系统的不稳定，并且更加节省CPU资源。

在实际应用中本申请的核心在于利用CPU内存，也就是FPGA与CPU共享内存空间的方式实现。FPGA通过DMA的方式把done的信息写到CPU的内存固定区域中，CPU从内存中来获取done信息，从而不再需要通过直接访问FPGA的pcie mem来查询done信息，减少了对pciemem的访问次数。

具体实现方案如下：

1、向内核申请一块可以进行DMA操作的内存，这个内存要求32字节对齐，把这个内存的虚拟地址转化为物理地址，并且将物理地址写入FPGA pcie mem地址0xa0000010，这样每次CPU与FPGA数据交互时，FPGA就能通过DMA直接将done信息写入相应的物理地址当中。

2、CPU首先将所申请的内存空间清空，防止内存中出现异常数据，然后向FPGApcie mem 0xa0000000写入下面的结构信息，这样便于对于内存中的数据进行管理，

3、FPGA收到CPU的访问请求后，相应响应请求并对请求进行处理，完成后把处理结果按照上述定义的结构体的格式，根据预先写入FPGA pcie mem地址0xa0000010中的内存地址，通过DMA的方式写入到CPU的内存地址中。

4、CPU在下发访问请求后，开始以下面的结构，轮询自己申请的内存地址(10us轮询一次，每次轮询count计数器加1)，检测ctrl的bit0是否置位，如果检测到bit0置位done(1)，说明操作已经完成，判定为读写成功，如果为读操作，CPU从data中获取读取到的数据，进行相应处理；如果为写操作，则判定为写成功，继续执行下一步操作；

如果当count计数器加到100仍未发现返回done,则CPU判定为读写失败。

如果判定为读写失败时，CPU将重复上述访问请求，并且失败计数器fail_count加1，如果多次读写失败，失败计数器加到30次仍未成功，判定为访问失败，结束访问并返回错误信息；

该实施例中由于CPU与内存的操作是实时在进行，CPU不需要为此单独分配资源，所以CPU的速度不会受到影响。而且CPU实时读写内存，相比较于直接访问pcie mem要稳定可靠，同时速度更快，效率更高，不会造成系统的不稳定，并且更加节省CPU资源。

请参见图4，图4为本申请示出的一种CPU与FPGA交互确认的装置的结构图，所述装置包括：CPU410和FPGA420，

所述CPU410用于：根据FPGA420的申请划分能够进行DMA操作的内存，将所述内存的物理地址通知FPGA420；清空所述内存，向FPGA420写入用于数据管理的结构信息；发送访问请求后，检测所述内存，根据其中内容完成交互确认；

其中，所述将所述内存的物理地址通知FPGA420，具体为：将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA420的pcie mem空间。

所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

所述CPU410发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：所述CPU410发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU410判定为交互失败。

所述FPGA420用于：响应CPU410的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中。

进一步的，所述CPU410还用于：判定为交互失败后，CPU410重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。

上述装置中各个单元的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。

对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本申请方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (10)

1.一种CPU与FPGA交互确认的方法，其特征在于，所述方法包括：

FPGA向CPU申请能够进行DMA操作的内存，将所述内存的物理地址通知FPGA；

CPU清空所述内存，向FPGA写入用于数据管理的结构信息；

FPGA响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中；

CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认。

2.根据权利要求1所述的方法，其特征在于，所述将所述内存的物理地址通知FPGA，具体为：

将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

3.根据权利要求1所述的方法，其特征在于，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

4.根据权利要求3所述的方法，其特征在于，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：

所述CPU发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU判定为交互失败。

5.根据权利要求4所述的方法，其特征在于，所述CPU判定为交互失败后，所述方法还包括：

CPU重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。

6.一种CPU与FPGA交互确认的装置，其特征在于，所述装置包括：CPU和FPGA，

所述CPU用于：根据FPGA的申请划分能够进行DMA操作的内存，将所述内存的物理地址通知FPGA；清空所述内存，向FPGA写入用于数据管理的结构信息；发送访问请求后，检测所述内存，根据其中内容完成交互确认；

所述FPGA用于：响应CPU的访问请求处理完成后，将处理结果按照所述结构信息，根据所述物理地址通过DMA方式写入所述内存中。

7.根据权利要求6所述的装置，其特征在于，所述将所述内存的物理地址通知FPGA，具体为：

将所述内存的虚拟地址转化为物理地址，将所述物理地址写入FPGA的pcie mem空间。

8.根据权利要求6所述的装置，其特征在于，所述用于数据管理的结构信息中包括：要访问的寄存器的地址、和读写表示信息、和写入的值或读取的值。

9.根据权利要求8所述的装置，其特征在于，所述CPU发送访问请求后，检测所述内存，根据其中内容完成交互确认，具体为：

所述CPU发送访问请求后，轮询所述内存检测所述读写表示信息是否置位，当检测到置位完成时，则从所述写入的值或读取的值中获取完成结果，当轮询计数达到预设极限仍未检测到置位完成时，CPU判定为交互失败。

10.根据权利要求9所述的装置，其特征在于，所述CPU还用于：

判定为交互失败后，CPU重新发送访问请求，继续检测所述内存，当重新发送访问请求数量达到预设极限仍未检测到置位完成时，结束访问并提示交互错误信息。