CN109697993A - 数据纠错方法及装置 - Google Patents
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Abstract
本发明公开了一种数据纠错方法及装置,包括:编程模块将编程数据存储在选定地址中,作为待纠错数据;编码模块根据待纠错数据产生纠错代码;纠错使能模块根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成选定地址的当前纠错使能位;解码模块从选定地址中读取待纠错数据,从纠错存储阵列中获取纠错代码,并根据待纠错数据和纠错代码产生纠错密码;纠错模块根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据。本发明实施例的技术方案,通过设置了纠错使能位,进行错误检查和纠正时,避免了对闪存中的存储单元误纠错问题。
Description
技术领域
本发明实施例涉及非易失性存储器技术领域,尤其涉及一种数据纠错方法及装置。
背景技术
随着存储器存储技术的发展,对闪存良率的要求越来越高,现有闪存架构及工艺水平很难满足对闪存良率的要求,所以错误检查和纠正技术被引入到闪存中,它能有效提高闪存的良率。然而错误检查和纠正技术的引入也会带来另一问题,对于存储在选定地址的一组数据,例如2字节(byte)的数据,第一次将其中1字节(byte)的数据存储在选定地址中,并进行后续的错误检查和纠正,第二次将另外1字节(byte)的数据存储在选定地址中,并进行后续的错误检查和纠正,那么在对选定的地址进行第二次错误检查和纠正时,可能会对闪存中选定地址的存储单元中的数据误纠错。
发明内容
有鉴于此,本发明实施例提供了一种数据纠错方法及装置,通过设置了纠错使能位,进行错误检查和纠正时,避免了对闪存中的存储单元误纠错问题。
第一方面,本发明实施例提供了一种数据纠错方法,包括:
编程模块获取编程数据以及数据存储阵列中待存储所述编程数据的选定地址,将所述编程数据存储在所述选定地址中,作为待纠错数据;
编码模块根据所述待纠错数据产生纠错代码,并将所述纠错代码存储在纠错存储阵列中;
纠错使能模块根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成所述选定地址的当前纠错使能位;
解码模块从选定地址中读取所述待纠错数据,从纠错存储阵列中获取所述纠错代码,并根据所述待纠错数据和所述纠错代码产生纠错密码;
纠错模块根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据;
所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位,所述选定地址对应的继承纠错数据为所述纠错模块前一次对所述选定地址存储的数据进行纠错运算而输出的修正数据。
可选的,所述纠错模块根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据具体包括:
若所述当前纠错使能位为1,所述纠错模块根据所述待纠错数据以及所述纠错密码,对所述待纠错数据进行纠错运算,并输出修正数据;
若所述当前纠错使能位为0,所述待纠错数据和所述纠错密码不匹配,所述纠错模块关闭纠错运算,输出所述待纠错数据。
可选的,所述纠错使能模块根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过逻辑与运算,生成所述选定地址的当前纠错使能位。
可选的,在所述将所述编程数据存储在所述选定地址中的步骤之前,若所述选定地址中没有数据,所述选定地址对应的继承纠错代码和继承纠错使能位均为1。
可选的,在所述将所述编程数据存储在所述选定地址中的步骤之前,所述选定地址中部分地址中有数据,所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位。
第二方面,本发明实施例提供了一种数据纠错装置,包括:
编程模块,所述编程模块用于获取编程数据以及数据存储阵列中待存储所述编程数据对应的选定地址,将所述编程数据存储在所述选定地址中,作为待纠错数据;
编码模块,所述编码模块与所述编程模块相连,用于根据所述待纠错数据产生纠错代码,并将所述纠错代码存储在纠错存储阵列中;
纠错使能模块,用于根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成所述选定地址的当前纠错使能位,所述纠错使能模块与所述编码模块相连;
解码模块,所述解码模块分别与所述编程模块和所述纠错使能模块相连,用于从选定地址中读取所述待纠错数据,从纠错存储阵列中获取所述纠错代码,并根据所述待纠错数据和所述纠错代码产生纠错密码;
纠错模块,所述纠错模块分别与所述编程模块、所述解码模块和所述纠错使能模块相连,用于根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据;
所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位,所述选定地址对应的继承纠错数据为所述纠错模块前一次对所述选定地址存储的数据进行纠错运算而输出的修正数据。
可选的,所述纠错模块用于若所述当前纠错使能位为1,所述纠错模块根据所述待纠错数据以及所述纠错密码,对所述待纠错数据进行纠错运算,产生修正数据并输出;
若所述当前纠错使能位为0,所述纠错模块关闭纠错运算,输出所述待纠错数据。
可选的,所述纠错使能模块具体用于根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过相与运算,生成所述选定地址的当前纠错使能位。
可选的,若所述选定地址中没有数据,所述选定地址对应的继承纠错代码和继承纠错使能位均为1。
可选的,所述选定地址中部分地址中有数据,所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位。
在本实施例中,纠错模块根据待纠错数据、纠错密码以及当前纠错使能位,对选定地址中的待纠错数据,进行纠错运算,产生修正数据并输出。相比现有技术中,纠错模块只是根据纠错数据和纠错密码就对选定地址中的待纠错数据进行纠错运算而产生修正数据并输出,不会对待纠错数据进行错误的纠错。原因在于:纠错模块根据当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据,避免了对闪存中的存储单元误纠错问题。
附图说明
图1为本发明实施例一提供的一种数据纠错方法的流程示意图;
图2为本发明实施例二提供的一种数据纠错装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释本发明,而非对本发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1为本发明实施例提供的一种数据纠错方法的流程示意图,该方法可以由一种数据纠错装置来执行,其中,该装置可由硬件和/或软件来实现,具体包括如下步骤:
步骤101、编程模块获取编程数据以及数据存储阵列中待存储编程数据的选定地址,将编程数据存储在选定地址中,作为待纠错数据。
在本实施例中,示例性的,在对编程数据进行纠错时,一般是以2字节为一组数据,进行纠错的。编程数据可以是2字节(byte)的数据,也可以是1字节(byte)的数据。如果没有编程数据,那么待纠错数据则全部默认为1,如果选定地址中没有存储编程数据,其中又有坏点,那么选定地址对应的坏点中的待纠错数据默认为0。
步骤102、编码模块根据待纠错数据产生纠错代码,并将纠错代码存储在纠错存储阵列中。
在本实施例中,编码模块根据待纠错数据,以及一定的规则,产生了与选定地址中待纠错数据对应的纠错代码。
步骤103、纠错使能模块根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成选定地址的当前纠错使能位。
在本实施例中,示例性的,纠错使能位为1或者是0。
步骤104、解码模块从选定地址中读取待纠错数据,从纠错存储阵列中获取纠错代码,并根据待纠错数据和纠错代码产生纠错密码。
步骤105、纠错模块根据当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据。
可选的,选定地址对应的继承纠错代码为编码模块根据前一次在选定地址中存储的待纠错数据产生的纠错代码,选定地址对应的继承纠错使能位为前一次纠错使能模块产生的与选定地址对应的当前纠错使能位,选定地址对应的继承纠错数据为纠错模块前一次对选定地址存储的数据进行纠错运算而输出的修正数据。
在本实施例中,纠错模块根据待纠错数据、纠错密码以及当前纠错使能位,对选定地址中的待纠错数据,进行纠错运算,产生修正数据并输出。相比现有技术中,纠错模块只是根据纠错数据和纠错密码就对选定地址中的待纠错数据进行纠错运算而产生修正数据并输出,不会对待纠错数据进行错误的纠错。原因在于:纠错模块根据当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据,避免了对闪存中的存储单元误纠错问题。
可选的,在上述技术方案的基础上,纠错模块根据待纠错数据、纠错密码和当前纠错使能位,输出数据具体包括:若当前纠错使能位为1,所述纠错模块根据所述待纠错数据以及所述纠错密码,对所述待纠错数据进行纠错运算,并输出修正数据;若当前纠错使能位为0,所述纠错模块关闭纠错运算,输出所述待纠错数据。
当前纠错使能位为1或是0,是根据步骤103中纠错使能模块根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成选定地址的当前纠错使能位而确定的,当前使能纠错使能位,包含了选定地址前一次存储编程数据后、纠错之后的修正数据的信息,若当前纠错使能位为1,证明可以根据纠错模块根据待纠错数据以及纠错密码,对待纠错数据进行本次纠错运算。若当前纠错使能位为0,关闭纠错功能。
可选的,在上述技术方案的基础上,纠错使能模块根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过逻辑与运算,生成选定地址的当前纠错使能位。若继承纠错数据、继承纠错代码和继承纠错使能位任何一个包含数据0,则通过逻辑与运算,生成选定地址的当前纠错使能位为0,只有继承纠错数据、继承纠错代码和继承纠错使能位全部为1时,通过逻辑与运算,生成选定地址的当前纠错使能位为1。可选的,在上述技术方案的基础上,在将编程数据存储在选定地址中的步骤之前,若选定地址中没有数据,选定地址对应的继承纠错代码和继承纠错使能位均为1。
可选的,在上述技术方案的基础上,在将编程数据存储在选定地址中的步骤之前,选定地址中部分地址中有数据,选定地址对应的继承纠错代码为编码模块根据前一次在选定地址中存储的待纠错数据产生的纠错代码,选定地址对应的继承纠错使能位为前一次纠错使能模块产生的与选定地址对应的当前纠错使能位。
实施例二
在上述实施例的基础上,本发明实施例提供了一种数据纠错装置。图2所示为本发明实施例提供的一种数据纠错装置结构示意图,该装置可由硬件实现,如图2所示,该装置包括:
编程模块201,编程模块201用于获取编程数据以及数据存储阵列中待存储编程数据对应的选定地址,将编程数据存储在选定地址中,作为待纠错数据;
编码模块202,编码模块202与编程模块201相连,用于根据待纠错数据产生纠错代码,并将纠错代码存储在纠错存储阵列中;
纠错使能模块203,用于根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成选定地址的当前纠错使能位,纠错使能模块203与编码模块202相连;
解码模块204,解码模块204分别与编程模块201和纠错使能模块203相连,用于从选定地址中读取待纠错数据,从纠错存储阵列中获取纠错代码,并根据待纠错数据和纠错代码产生纠错密码;
纠错模块205,纠错模块205分别与编程模块201、解码模块204和纠错使能模块203相连和纠错使能模块相连,用于根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据;
选定地址对应的继承纠错代码为编码模块202根据前一次在选定地址中存储的待纠错数据产生的纠错代码,选定地址对应的继承纠错使能位为前一次纠错使能模块产生的与选定地址对应的当前纠错使能位,选定地址对应的继承纠错数据为纠错模块前一次对选定地址存储的数据进行纠错运算而输出的修正数据。
在本实施例中,纠错模块根据待纠错数据、纠错密码以及当前纠错使能位,对选定地址中的待纠错数据,进行纠错运算,产生修正数据并输出。相比现有技术中,纠错模块只是根据纠错数据和纠错密码就对选定地址中的待纠错数据进行纠错运算而产生修正数据并输出,不会对待纠错数据进行错误的纠错。原因在于:纠错模块根据当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据,避免了对闪存中的存储单元误纠错问题。
可选的,在上述技术方案的基础上,纠错模块205用于若当前纠错使能位为1,纠错模块205根据待纠错数据以及纠错密码,对待纠错数据进行纠错运算,产生修正数据并输出;若当前纠错使能位为0,纠错模块关闭纠错运算,输出待纠错数据。
可选的,在上述技术方案的基础上,纠错使能模块203具体用于根据选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过相与运算,生成选定地址的当前纠错使能位。
可选的,在上述技术方案的基础上,若选定地址中没有数据,选定地址对应的继承纠错代码和继承纠错使能位均为1。
可选的,在上述技术方案的基础上,选定地址中部分地址中有数据,选定地址对应的继承纠错代码为编码模块根据前一次在选定地址中存储的待纠错数据产生的纠错代码,选定地址对应的继承纠错使能位为前一次纠错使能模块产生的与选定地址对应的当前纠错使能位。
上述实施例中提供的数据纠错装置可执行本发明任意实施例所提供的数据纠错方法,具备执行该方法相应的功能模块和有益效果。未在上述实施例中详尽描述的技术细节,可参见本发明任意实施例所提供的数据纠错方法。
注意,上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解,本发明不限于这里所述的特定实施例,对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此,虽然通过以上实施例对本发明进行了较为详细的说明,但是本发明不仅仅限于以上实施例,在不脱离本发明构思的情况下,还可以包括更多其他等效实施例,而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种数据纠错方法,其特征在于,包括:
编程模块获取编程数据以及数据存储阵列中待存储所述编程数据的选定地址,将所述编程数据存储在所述选定地址中,作为待纠错数据;
编码模块根据所述待纠错数据产生纠错代码,并将所述纠错代码存储在纠错存储阵列中;
纠错使能模块根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成所述选定地址的当前纠错使能位;
解码模块从选定地址中读取所述待纠错数据,从纠错存储阵列中获取所述纠错代码,并根据所述待纠错数据和所述纠错代码产生纠错密码;
纠错模块根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据;
所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位,所述选定地址对应的继承纠错数据为所述纠错模块前一次对所述选定地址存储的数据进行纠错运算而输出的修正数据。
2.根据权利要求1所述的方法,其特征在于,
所述纠错模块根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据具体包括:
若所述当前纠错使能位为1,所述纠错模块根据所述待纠错数据以及所述纠错密码,对所述待纠错数据进行纠错运算,并输出修正数据;
若所述当前纠错使能位为0,所述纠错模块关闭纠错运算,输出所述待纠错数据。
3.根据权利要求1所述的方法,其特征在于,
所述纠错使能模块根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过逻辑与运算,生成所述选定地址的当前纠错使能位。
4.根据权利要求1所述的方法,其特征在于,
在所述将所述编程数据存储在所述选定地址中的步骤之前,若所述选定地址中没有数据,所述选定地址对应的继承纠错代码和继承纠错使能位均为1。
5.根据权利要求4所述的方法,其特征在于,
在所述将所述编程数据存储在所述选定地址中的步骤之前,所述选定地址中部分地址中有数据,所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位。
6.一种数据纠错装置,其特征在于,包括:
编程模块,所述编程模块用于获取编程数据以及数据存储阵列中待存储所述编程数据对应的选定地址,将所述编程数据存储在所述选定地址中,作为待纠错数据;
编码模块,所述编码模块与所述编程模块相连,用于根据所述待纠错数据产生纠错代码,并将所述纠错代码存储在纠错存储阵列中;
纠错使能模块,用于根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,生成所述选定地址的当前纠错使能位,,所述纠错使能模块与所述编码模块相连;
解码模块,所述解码模块分别与所述编程模块和所述纠错使能模块相连,用于从选定地址中读取所述待纠错数据,从纠错存储阵列中获取所述纠错代码,并根据所述待纠错数据和所述纠错代码产生纠错密码;
纠错模块,所述纠错模块分别与所述编程模块、所述解码模块和所述纠错使能模块相连,用于根据所述当前纠错使能位,判断关闭纠错运算或者进行所述纠错运算并输出修正数据;
所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位,所述选定地址对应的继承纠错数据为所述纠错模块前一次对所述选定地址存储的数据进行纠错运算而输出的修正数据。
7.根据权利要求6所述的装置,其特征在于,
所述纠错模块用于若所述当前纠错使能位为1,所述纠错模块根据所述待纠错数据以及所述纠错密码,对所述待纠错数据进行纠错运算,产生修正数据并输出;
若所述当前纠错使能位为0,所述纠错模块关闭纠错运算,输出所述待纠错数据。
8.根据权利要求6所述的装置,其特征在于,
所述纠错使能模块具体用于根据所述选定地址对应的继承纠错数据、继承纠错代码和继承纠错使能位,通过相与运算,生成所述选定地址的当前纠错使能位。
9.根据权利要求6所述的装置,其特征在于,
若所述选定地址中没有数据,所述选定地址对应的继承纠错代码和继承纠错使能位均为1。
10.根据权利要求9所述的装置,其特征在于,
所述选定地址中部分地址中有数据,所述选定地址对应的继承纠错代码为所述编码模块根据前一次在所述选定地址中存储的所述待纠错数据产生的纠错代码,所述选定地址对应的继承纠错使能位为前一次所述纠错使能模块产生的与所述选定地址对应的当前纠错使能位。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110136769A (zh) * | 2019-04-16 | 2019-08-16 | 珠海市杰理科技股份有限公司 | Otp寄存器数据修正方法、装置、计算机设备和存储介质 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9292380B2 (en) * | 2014-04-06 | 2016-03-22 | Freescale Semiconductor,Inc. | Memory access scheme for system on chip |
US20160170921A1 (en) * | 2014-12-11 | 2016-06-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of data transfer processing the same |
CN107025948A (zh) * | 2017-05-17 | 2017-08-08 | 西安紫光国芯半导体有限公司 | 具有标志位指示数据长度的纠错功能的存储器和纠错方法 |
-
2017
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9292380B2 (en) * | 2014-04-06 | 2016-03-22 | Freescale Semiconductor,Inc. | Memory access scheme for system on chip |
US20160170921A1 (en) * | 2014-12-11 | 2016-06-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of data transfer processing the same |
CN107025948A (zh) * | 2017-05-17 | 2017-08-08 | 西安紫光国芯半导体有限公司 | 具有标志位指示数据长度的纠错功能的存储器和纠错方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110136769A (zh) * | 2019-04-16 | 2019-08-16 | 珠海市杰理科技股份有限公司 | Otp寄存器数据修正方法、装置、计算机设备和存储介质 |
CN110136769B (zh) * | 2019-04-16 | 2020-11-24 | 珠海市杰理科技股份有限公司 | Otp寄存器数据修正方法、装置、计算机设备和存储介质 |
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