CN109669824A - 多fpga拓扑的互联检测与延时测量方法 - Google Patents

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李永超
刘志超
何鹏
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Chengdu Haiguang Integrated Circuit Design Co Ltd
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Abstract

本发明提供一种多FPGA拓扑的互联检测与延时测量方法。所述方法包括：根据路由配置表配置所述多FPGA拓扑中的所有FPGA的I/O端口；所有FPGA通过配置的I/O端口并行发送固定序列至对应FPGA，并接收所述对应FPGA反馈的响应序列；各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息。本发明能够快速定位多FPGA拓扑之间的联通性错误，以及准确测量互联线的延时。

Description

多FPGA拓扑的互联检测与延时测量方法
技术领域
本发明涉及高速数据通信技术领域，尤其涉及一种多FPGA拓扑的互联检测与延时测量方法。
背景技术
近年来，随着人工智能、云计算以及大数据处理的高速发展，FPGA(FieldProgrammable Gate Array，现场可编程门阵列)由于拥有独特的并行处理能力及可编程性，已在大数据处理中得到广泛应用。大数据处理的规模、速度、复杂性日益提高，但单个FPGA的最大容量又十分有限，因此多块FPGA通过互联实现扩容的方式逐渐普及。由于多FPGA拓扑的互联检测与延时测量对系统原型验证提前定位连线错误和系统最高频率的确定有着重要帮助，因此成为大规模原型验证不可缺少的一环，其中，互联检测用于测试FPGA之间数据通路连接性延时测量，延时测量用于测试FPGA之间数据通路通信时长。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
目前，多FPGA拓扑的互联检测与延时测量缺少统一的、能够广泛应用于各种FPGA互联场景的测试方法。另外，如果在多FPGA互联检测时出现连接性错误如线缆或接口损坏，由于总线协议的包裹很难定位到具体的连线错误；由于传输数据需要经过协议处理，互联线的数据延时难以准确地单独统计。
发明内容
本发明提供的多FPGA拓扑的互联检测与延时测量方法，能够快速定位多FPGA拓扑之间的联通性错误，以及准确测量互联线的延时。
第一方面，本发明提供一种多FPGA拓扑的互联检测与延时测量方法，所述方法包括：
(1)从起点FPGA开始，当前FPGA通过全部I/O端口发送固定序列至至少一个下一级相邻FPGA；
(2)所述至少一个下一级相邻FPGA接收到所述固定序列后解析所述固定序列中的命令码，并发送响应序列至所述当前FPGA；
(3)所述当前FPGA接收到所述响应序列后解析所述响应序列中的响应码，如果在规定时间内接收到所述响应码，则判定所述当前FPGA和所述至少一个下一级相邻FPGA中的各个FPGA之间的对应端口联通，并根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息；
(4)所述当前FPGA在记录完所述端口延时信息和端口联通信息之后按照广度优先原则触发对应FPGA作为所述当前FPGA重复上述步骤，直至遍历所有FPGA。
第二方面，本发明提供一种多FPGA拓扑的互联检测与延时测量方法，所述方法包括：
(1)根据路由配置表配置所述多FPGA拓扑中的所有FPGA的I/O端口；
(2)所有FPGA通过配置的I/O端口并行发送固定序列至对应FPGA，并接收所述对应FPGA反馈的响应序列；
(3)各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息。
本发明实施例提供的多FPGA拓扑的互联检测与延时测量方法，与现有技术相比，本发明分别针对动态探索拓扑模式和静态识别拓扑模式提出了两种多FPGA互联拓扑联通性检测与延时测量方法，一方面，本发明能够快速定位多FPGA拓扑之间的联通性错误，另一方面本发明能够准确测量互联线的延时，便于分析关键时序。
附图说明
图1为本发明一实施例多FPGA拓扑的互联检测与延时测量方法的流程图；
图2为以具体的多FPGA拓扑为例，阐述本发明的多FPGA拓扑的互联检测与延时测量方法；
图3为上述实施例得到的多FPGA拓扑的总连接情况表格；
图4为上述实施例得到的多FPGA拓扑各端口的详细连接和延时信息表格；
图5为本发明另一实施例多FPGA拓扑的互联检测与延时测量方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
由于互联拓扑联通性检测分为动态探索拓扑模式和静态识别拓扑模式，本发明分别针对上述两种检测模式，提供了两种多FPGA拓扑的互联检测与延时测量方法。
本发明提供一种多FPGA拓扑的互联检测与延时测量方法，应用于动态探索拓扑模式，如图1所示，所述方法包括：
S11、从起点FPGA开始，当前FPGA通过全部I/O端口发送固定序列至至少一个下一级相邻FPGA。
S12、所述至少一个下一级相邻FPGA接收到所述固定序列后解析所述固定序列中的命令码，并发送响应序列至所述当前FPGA。
S13、所述当前FPGA接收到所述响应序列后解析所述响应序列中的响应码，如果在规定时间内接收到所述响应码，则判定所述当前FPGA和所述至少一个下一级相邻FPGA中的各个FPGA之间的对应端口联通，并根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息。
S14、所述当前FPGA在记录完所述端口延时信息和端口联通信息之后按照广度优先原则触发对应FPGA作为所述当前FPGA重复上述步骤，直至遍历所有FPGA。
本发明实施例提供的多FPGA拓扑的互联检测与延时测量方法，与现有技术相比，本发明针对动态探索拓扑模式提出了多FPGA互联拓扑联通性检测与延时测量方法，一方面，本发明能够快速定位多FPGA拓扑之间的联通性错误，另一方面本发明能够准确测量互联线的延时，便于分析关键时序。
其中，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号；所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。
可选地，所述当前FPGA根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息包括：
所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口联通信息。
可选地，所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息包括：
所述当前FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息进行记录。
为了便于对本发明技术方案的理解，下面以具体的多FPGA拓扑为例进行说明，假设如图2所示的多FPGA互联系统，包括A-J共10个FPGA芯片，其中，E和H的某些端口之间应该有连接，但是由于连线损坏而端口，这里通过本发明提供的技术方案来快速找到断开的端口，具体流程如下：
从A开始广播包括命令码、当前系统时间戳和FPGA ID及其对应端口号的固定序列。
B和D在接收到所述固定序列后回传包括响应码、当前系统时间戳和FPGA ID及其对应端口号的响应序列。
A在接收到所述响应序列后，如果在规定时间内接收到所述响应码，则判定AB、AD之间的连接端口联通，并根据所述响应序列记录AB、AD之间端口延时信息和端口联通信息。
由于与A相连的只有B和D，按照广度优先原则触发B作为所述当前FPGA广播固定序列并记录BA、BC、BD之间的端口延时信息和端口联通信息，然后是D广播固定序列并记录DA、DB、DE、DG之间的端口延时信息和端口联通信息，以此类推，每块FPGA都将记录各自的端口延时信息和端口联通信息。如图3所示，为根据每块FPGA的信息生成总连接情况的表格，如图4所示，为每块FPGA各端口额详细连接和延时信息。由图3和4可知，E和H之间的连接数是0(error)，E和H之间的连接是断开的。
本发明提供一种多FPGA拓扑的互联检测与延时测量方法，应用于静态识别拓扑模式，如图5所示，所述方法包括：
S51、根据路由配置表配置所述多FPGA拓扑中的所有FPGA的I/O端口。
S52、所有FPGA通过配置的I/O端口并行发送固定序列至对应FPGA，并接收所述对应FPGA反馈的响应序列。
S53、各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息。
本发明实施例提供的多FPGA拓扑的互联检测与延时测量方法，与现有技术相比，本发明针对静态识别拓扑模式提出了多FPGA互联拓扑联通性检测与延时测量方法，一方面，本发明能够快速定位多FPGA拓扑之间的联通性错误，另一方面本发明能够准确测量互联线的延时，便于分析关键时序。
其中，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号；所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。
可选地，所述各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息包括：
所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述对应FPGA之间的端口联通信息。
可选地，所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息包括：
所述各个FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述对应FPGA之间的端口延时信息进行记录。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种多FPGA拓扑的互联检测与延时测量方法，其特征在于，包括：
(1)从起点FPGA开始，当前FPGA通过全部I/O端口发送包括固定序列至至少一个下一级相邻FPGA；
(2)所述至少一个下一级相邻FPGA接收到所述固定序列后解析所述固定序列中的命令码，并发送响应序列至所述当前FPGA；
(3)所述当前FPGA接收到所述响应序列后解析所述响应序列中的响应码，如果在规定时间内接收到所述响应码，则判定所述当前FPGA和所述至少一个下一级相邻FPGA中的各个FPGA之间的对应端口联通，并根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息；
(4)所述当前FPGA在记录完所述端口延时信息和端口联通信息之后按照广度优先原则触发对应FPGA作为所述当前FPGA重复上述步骤，直至遍历所有FPGA。
2.根据权利要求1所述的方法，其特征在于，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号。
3.根据权利要求2所述的方法，其特征在于，所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。
4.根据权利要求3所述的方法，其特征在于，所述当前FPGA根据所述响应序列记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息和端口联通信息包括：
所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口联通信息。
5.根据权利要求4所述的方法，其特征在于，所述当前FPGA根据所述响应序列中的当前系统时间戳记录自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息包括：
所述当前FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述至少一个下一级相邻FPGA中的各个FPGA之间的端口延时信息进行记录。
6.一种多FPGA拓扑的互联检测与延时测量方法，其特征在于，包括：
(1)根据路由配置表配置所述多FPGA拓扑中的所有FPGA的I/O端口；
(2)所有FPGA通过配置的I/O端口并行发送固定序列至对应FPGA，并接收所述对应FPGA反馈的响应序列；
(3)各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息。
7.根据权利要求6所述的方法，其特征在于，所述固定序列包括命令码、当前系统时间戳和FPGA ID及其对应端口号。
8.根据权利要求7所述的方法，其特征在于，所述响应序列包括响应码、当前系统时间戳和FPGA ID及其对应端口号。
9.根据权利要求8所述的方法，其特征在于，所述各个FPGA根据接收到的所述响应序列记录自身与所述对应FPGA之间的端口延时信息和端口联通信息包括：
所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息，根据所述响应序列中的FPGA ID及其对应端口号记录自身与所述对应FPGA之间的端口联通信息。
10.根据权利要求9所述的方法，其特征在于，所述各个FPGA根据所述响应序列中的当前系统时间戳记录自身与所述对应FPGA之间的端口延时信息包括：
所述各个FPGA使用系统时间与所述响应序列中记录的当前系统时间戳之间的差值作为自身与所述对应FPGA之间的端口延时信息进行记录。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112688805A (zh) * 2020-12-17 2021-04-20 上海燧原科技有限公司 芯片集群的拓扑结构的枚举方法和装置
CN113822003A (zh) * 2021-11-24 2021-12-21 南京集成电路设计服务产业创新中心有限公司 一种基于fpga的静态时序分析延迟计算加速系统及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102571479A (zh) * 2010-12-31 2012-07-11 中国移动通信集团河北有限公司 延时的测量方法、装置及系统
CN103902501A (zh) * 2014-04-02 2014-07-02 浙江大学 基于fpga开发板的板间光互连网络拓扑结构性能的检测方法
CN106603333A (zh) * 2016-12-14 2017-04-26 瑞斯康达科技发展股份有限公司 一种网络性能测量方法、装置及系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102571479A (zh) * 2010-12-31 2012-07-11 中国移动通信集团河北有限公司 延时的测量方法、装置及系统
CN103902501A (zh) * 2014-04-02 2014-07-02 浙江大学 基于fpga开发板的板间光互连网络拓扑结构性能的检测方法
CN106603333A (zh) * 2016-12-14 2017-04-26 瑞斯康达科技发展股份有限公司 一种网络性能测量方法、装置及系统

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112688805A (zh) * 2020-12-17 2021-04-20 上海燧原科技有限公司 芯片集群的拓扑结构的枚举方法和装置
CN113822003A (zh) * 2021-11-24 2021-12-21 南京集成电路设计服务产业创新中心有限公司 一种基于fpga的静态时序分析延迟计算加速系统及方法
CN113822003B (zh) * 2021-11-24 2022-03-11 南京集成电路设计服务产业创新中心有限公司 一种基于fpga的静态时序分析延迟计算加速系统及方法

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