CN109643279A - 使用虚拟到虚拟地址表进行存储器压缩 - Google Patents

Abstract

一种虚拟到虚拟页表对包含实际数据和元数据的主表面或者给出关于所述主表面的压缩的信息的辅表面进行映射。为了访问与主表面相对应的元数据，可以在常规页表映射之前使用附加的虚拟到虚拟表来以避免需要跨流水线传送元数据基址和x、y坐标，所述传送可能会导致多次存储器写入。

Description

使用虚拟到虚拟地址表进行存储器压缩

背景技术

本发明总体上涉及在将数据存储在存储器中之前对其进行压缩。

存储器压缩节省了包括中央处理单元、图形处理单元和其他应用的基于处理器的系统中的功率和带宽。为了允许更好的压缩比，可以基于缓冲器的典型使用、例如结合不同类型的内容(诸如介质和图形)来使用不同的压缩技术。

此外，由于压缩可以是无损的，因此需要指示数据是否实际经历压缩的元数据。此元数据可以可用于连续的高速缓存行。分组在一起的高速缓存行的数量取决于压缩算法。通常，当发生存储器访问时，其被引导到实际数据本身，并且因此存在如何访问压缩元数据的问题。

附图说明

关于以下附图对一些实施例进行描述：

图1是针对一个实施例的示意性描绘；

图2是根据一个实施例的在图1中所示的辅表面转换遍历(translation walk)的示意性描绘；

图3是根据一个实施例的针对三级页遍历(page walk)的表条目格式；

图4是针对一个实施例的流程图；

图5是根据一个实施例的处理系统的框图；

图6是根据一个实施例的处理器的框图；

图7是根据一个实施例的图形处理器的框图；

图8是根据一个实施例的图形处理引擎的框图；

图9是图形处理器的另一实施例的框图；图10是根据一个实施例的线程执行逻辑的描绘；

图11是根据一些实施例的图形处理器指令格式的框图；

图12是图形处理器的另一实施例的框图；

图13A是根据一些实施例的图形处理器命令格式的框图；

图13B是框图，展示了根据一些实施例的图形处理器命令序列；

图14是根据一些实施例的示例性图形软件架构的描绘；

图15是框图，展示了根据一些实施例的IP核开发系统；

图16是框图，示出了根据一些实施例的示例性芯片上系统集成电路；

图17是根据一个实施例的在芯片上系统中的图形处理器的框图；并且

图18是根据一个实施例的另一图形处理器的框图。

具体实施方式

一种虚拟到虚拟页表对包含实际数据和元数据的主表面或者给出关于所述主表面的压缩的信息的辅表面进行映射。为了访问与主表面相对应的元数据，可以在常规页表映射之前使用附加的虚拟到虚拟表来以避免需要跨流水线传送元数据基址和x、y坐标，所述传送可能会导致需要与原始存储器请求一起传送的更多信息，从而导致需要添加更多的导线。

可以进行虚拟到虚拟转换来确定元数据的位置。这可以与主表面虚拟到物理地址转换并行地进行或独立于其进行。

在一些实施例中，这种技术实现了对各种压缩方案的最大重用，因为辅表面可以包括在公共点中或者与实际压缩方案本身正交。在一些实施例中，使用虚拟到虚拟映射可以消除对可能存在于系统内的其他页表映射的依赖性，并且可以允许将元数据表面放置在与主表面无关的任何任意位置处。

本文描述了假设两高速缓存行压缩的方案，其也可以被扩展用于多高速缓存行压缩方案。

在典型的使用情况中，压缩是无损的，并且存在对指示主表面是否经历了压缩的元数据的需要。在一个实施例中，此元数据可以应用于一对高速缓存行或128字节数据。在一个实施例中，可以每128字节数据分配四个位作为用于指示各种压缩状态的元数据。例如，这4个位可以指示是否发生了压缩，并且在一些实施例中甚至可以指示压缩类型。

通过提供元数据表面的真实地址，可以相对于主表面将元数据存储在任何地方。然而，跨基于处理器的系统的各个单元来流水线传送主表面的地址可能是不合期望的。当所管理的仅有实体位于图形处理单元本身内时，使用中央处理单元页表来指定映射可能具有更广泛的影响。

因此，虚拟到虚拟页表可以将主表面数据映射到元数据或辅表面。由于这是虚拟到虚拟映射，因此在一些情况下，用于进行虚拟到物理转换的基本中央处理单元表未被改变。相反，在一些实施例中，通过在最终虚拟到物理转换表之前添加被称为虚拟到虚拟表的新转换表，可以支持多种压缩方案。同样，在一些实施例中，可以消除关于相对于主数据表面放置元数据表面的任何要求。在一些应用中，所述方案还可以给予放置自由以及将主表面与元数据或辅表面映射相隔离。

这种从主表面到辅表面的虚拟到虚拟映射避免了在为进行对主表面数据的正确压缩/解压缩而尝试访问辅信息时需要了解表面参数。在一些实施例中，这显著地减少了为确定辅信息的位置而原本需要传送的信息。

在一个实施例中，压缩信息对应于4个位。因此，主表面的每个4千字节页使用16个字节用于辅数据。针对给定的4千字节主页的16字节辅数据是连续的，并且对4K主表面中16字节数据内的位的映射取决于用于主表面的字节。

根据一个实施例，如图1所示，可以将来自基于处理器的系统的任何客户端的存储器访问请求12给予地址转换系统10。系统10可以包括辅表面转换高速缓存或转换后备缓冲器16和辅表面转换遍历18。辅表面转换高速缓存16接收主表面地址的高位(例如，位47:21)。

在一个实施例中，主表面地址可以采用两种不同的格式。一个实施例使用图块资源虚拟地址(TRVA)，而另一个实施例使用简单虚拟地址(VA)。TRVA是一种采用虚拟地址空间并将虚拟地址空间的一部分划分为图块的地址映射。应用可以对返回虚拟地址的图块资源地址进行工作。然后，不同的应用可以在不同的图块资源虚拟地址空间上运行。

在高速缓存未命中的情况下，辅表面转换高速缓存16将主表面高位地址发送到辅表面转换遍历18，所述主表面高位地址构成了在遍历24、26和/或28处的常规页表映射之前所使用的附加虚拟到虚拟表。作为转换遍历18的结果，辅表面地址被发送回辅表面转换高速缓存16的填充端口。在高速缓存命中时，辅表面转换高速缓存16输出辅表面地址的高位。此信息与主表面低位地址(例如，位20:6)一起被传送到读取控制平面20和写入控制平面22。

在一些实施例中，可以将128个字节映射到少量位，包括在一个示例中指示两个高速缓存行是否被压缩的仅有位(例如，一个位)。在一个实施例中，控制平面被高速缓存到4K页中。为了索引到相应的少量位，使用原始地址的低地址位来获得4K页内的指针。由于映射来自两个高速缓存行，因此将大空间映射到单个位、或少量位。使用高地址位来获取20和22处的控制表面的页级地址。使用低位来获得在页内的实际位置。

辅表面转换高速缓存16实际上包含元数据的地址。也就是说，高速缓存16使用指向元数据的指针来从主表面转换到辅表面。控制平面实际上存储元数据。

控制平面向转换遍历24、26和28提供辅表面地址到主表面地址。无论客户端向系统提供何种类型的地址，在进行转换后都会获得相同类型的地址。因此，如果提供了图块资源虚拟地址，则将提供经转换的图块资源虚拟地址。类似地，如果提供了虚拟地址，则提供经转换的虚拟地址作为输出，从一个表面映射到在同一地址空间中另一个表面，其中，一个表面是辅表面而另一个表面是主表面。

主表面的间距不与任何倍数的4千字节页(图块)对齐，并且在一些情况下不可以允许进行任何类型的填充。因此，主表面行粒度可以是1个图块(4KB页)，并且然后在一个实施例中以16字节组块(chunk)的形式访问辅表面。对于主表面中的给定地址，执行页遍历以获得指向16字节辅数据组块的指针。这些页表可以在辅表面分配时由驱动器填充。

在图2中更详细地示出的辅表面转换遍历18具有基指针30，所述基指针被编程为具有3级(L3)表32的基址。辅表面地址位34中的一些(例如47:36或12位)用于索引到3级(L3)表32中36处，以给出指向2级表38的基址的指针。在一个实施例中，2级表包括4,096个页，并且3级表仅包括一个页，其中在一个示例中页是64千字节。然后，使用辅表面地址34中的接下来的位(例如，接下来的12位或35:24)来索引到基址L2表中，如40处所指示的。此后，使用辅地址34中的接下来的位(例如，接下来的12位或23:12)来从(L1)表42的基址级索引到地址44，以获得指向辅或元数据组块46的指针。

最后，读取L1条目以获得指向元数据组块46的指针，所述元数据组块在一个实施例中是16字节组块。然后，使用来自第一组位(例如，位6到11)的指针来标识每个4位的两个组48A和48B，每个高速缓存行一组。

基于主表面高速缓存行地址执行3级页遍历。L3表的基指针由相应的引擎命令流转化器来编程。这些L3/L2/L1表中每一个的大小可以是64千字节，其中每个表保持每个128位的4K个条目。此页遍历采用虚拟地址(VA)或图块资源虚拟地址(TRVA)，并且给出指向与原始VA或TRVA所属的4KB页相对应的16字节辅数据组块的指针。指向16字节辅数据组块的此指针位于同一地址域中。

参考图3，L3表条目包括L2表基址和有效指示符V。同样，L2表条目包括L1表基址和有效指示符V。L1表条目可以包括：有效指示符V、在一个实施例中的16字节组块地址的元数据、以及指示使用什么类型的图块结构的种子/图块模式、以及可以用于在一些实施例中提供关于压缩技术的附加信息的报头块基址。

图块模式基本上提供了按照位或像素的图块的x和y坐标进行的数据组织。在一些实施例中，可以为多种图块模式提供不同的数据安排。这可以通过L1表条目中的种子/图块模式指示符来表示。此信息用于确定如何解压缩数据。

图4中示出的序列50可以在软件、固件和/或硬件中实施。在软件和固件实施例中，所述序列可以通过存储在一个或多个非暂态计算机可读介质(诸如磁性、光学或半导体存储设备)中的计算机执行的指令来实施。

如框52所指示的，所述序列开始于使用预编程的基指针来定位3级表的基址。然后，如框54所指示的，所述序列使用辅表面地址的高位索引到L3表。接下来，如框56所指示的，使用L3表来在L2表中找到基址。通过使用辅表面地址的中间位来实现到L2表中的索引。中间位是在框54中使用的高位之后的接下来的连续低位。此后，如框60所指示的，使用L2表来定位L1表的基址。

在框62处，使用辅表面地址的低位来实现到L1表中的索引。低位是在中间位之后的接下来的连续低位。然后，如框64所指示的，使用L1高速缓存来定位辅表面组块。最后，在框66中，针对每个高速缓存行使用辅表面地址的最低位来进行到辅表面组块中的索引。这些最低位是在辅表面地址的低位之后的接下来的低位。

图5是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被并入用于在移动设备、手持式设备或嵌入式设备内使用的芯片上系统(SoC)集成电路内的处理平台。

包括图形处理单元的处理系统可以是集成电路。集成电路意味着单个集成硅管芯。该管芯包含图形处理单元以及被并联地互连的几何处理固定功能单元。

系统100的实施例可以包括基于服务器的游戏平台、游戏控制台，或被并入基于服务器的游戏平台、游戏控制台内，该游戏控制台包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统100还可以包括可穿戴设备、与可穿戴设备耦合、或者集成在可穿戴设备中，该可穿戴设备诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备。在一些实施例中，数据处理系统100是电视或机顶盒设备，该电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。

在一些实施例中，一个或多个处理器102各自包括用于处理指令的一个或多个处理器核107，这些指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核107可各自处理不同的指令集109，该指令集109可包括用于促进对其他指令集进行仿真的指令。处理器核107还可包括其他处理设备，诸如，数字信号处理器(DSP)。

在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或多个层级的内部高速缓存。在一些实施例中，在处理器102的各部件之间共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，第3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享外部高速缓存。另外，寄存器堆106被包括在处理器102中，该处理器102可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可特定于处理器102的设计。

在一些实施例中，处理器102与处理器总线110耦合，以在处理器102与系统100中的其他部件之间传输诸如地址、数据、或控制信号之类的通信信号。在一个实施例中，系统100使用示例性“中枢”系统架构，该示例性“中枢”系统架构包括存储器控制器中枢116和输入输出(I/O)控制器中枢130。存储器控制器中枢116促进存储器设备与系统100的其他部件之间的通信，而I/O控制器中枢(ICH)130提供经由本地I/O总线至I/O设备的连接。在一个实施例中，存储器控制器中枢116的逻辑被集成在处理器内。

存储器设备120可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某种其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来进行操作，以存储数据122和指令121，以供在一个或多个处理器102执行应用或进程时使用。存储器控制器中枢116还与任选的外部图形处理器112耦合，该任选的外部图形处理器112可与处理器102中的一个或多个图形处理器108通信以执行图形和媒体操作。

在一些实施例中，ICH 130启用外围设备以经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、固件接口128、无线收发机126(例如，Wi-Fi、蓝牙)、数据存储设备124(例如，硬盘驱动器、闪存等)以及用于将传统(legacy)(例如，个人系统2(PS/2))设备耦合至系统的传统I/O控制器。一个或多个通用串行总线(USB)控制器142连接输入设备，这些输入设备诸如键盘和鼠标144的组合。网络控制器134还可与ICH 130耦合。在一些实施例中，高性能网络控制器(未示出)与处理器总线110耦合。将会领会，所示的系统100是示例性的而非限制性的，因为也可使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢130可被集成在一个或多个处理器102内，或者存储器控制器中枢116和I/O控制器中枢130可被集成到诸如外部图形处理器112之类的分立的外部图形处理器中。

图6是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202A-202N、集成存储器控制器214、以及集成图形处理器208。图6的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。处理器200可包括附加核，这些附加核多达且包括由虚线框表示的附加核202N。处理器核202A-202N中的每一个都包括一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。

内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个层级的指令和数据高速缓存、以及一个或多个层级的共享中级高速缓存，诸如，第2级(L2)、第3级(L3)、第4级(L4)、或其他层级的高速缓存，其中，在外部存储器之前的最高层级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如，一个或多个外围部件互连总线(例如，PCI、PCI快速)。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214，以管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核202A-202N中的一个或多个包括对同步多线程的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间对核202A-202N进行协调和操作的部件。系统代理核210可附加地包括功率控制单元(PCU)，该功率控制单元包括用于调节处理器核202A-202N以及图形处理器208的功率状态的逻辑和部件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，显示控制器211与图形处理器208耦合，以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211可以是经由至少一个互连与图形处理器耦合的分开的模块，或者可被集成在图形处理器208或系统代理核210内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可使用替代的互连单元，诸如，点对点互连、切换式互连、或其他技术，包括本领域公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示各种各样的I/O互连中的至少一者，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行同一指令集架构的同构核。在另一实施例中，处理器核202A-202N就指令集架构(ISA)而言是异构的，其中，处理器核202A-202N中的一者或多者执行第一指令集，而其他核中的至少一者执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202A-202N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可被实现在一个或多个芯片上或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图7是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的I/O接口并且利用被置入处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示设备320的显示控制器302。显示控制器302包括用于显示器的一个或多个重叠平面以及视频或用户接口元件的多个层的组合的硬件。在一些实施例中，图形处理器300包括视频编解码器引擎306，以将媒体编码、解码或转码为一种或多种媒体编码格式，从一种或多种媒体编码格式编码、解码或转码媒体，或在一种或多种媒体编码格式之间进行对媒体进行编码、解码或转码，这些媒体编码格式包括但不限于：运动图像专家组(MPEG)格式(诸如，MPEG-2)、高级视频译码(AVC)格式(诸如，H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如，JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器300包括用于执行包括例如位边界块传递的二维(2D)光栅化器操作的块图像传递(BLIT)引擎304。然而，在一个实施例中，使用图形处理引擎(GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D流水线312，3D操作诸如，使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线312包括可编程的固定功能元件，这些可编程的固定功能元件执行元件内的各种任务和/或将执行线程生成(spawn)至3D/媒体子系统315。虽然3D流水线312可以用于执行媒体操作，但是GPE 310的实施例还包括专门用于执行诸如视频后处理和图像增强之类的媒体操作的媒体流水线316。

在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专业的媒体操作，诸如，视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括用于生成供在3D/媒体子系统315上执行的线程的线程生成单元。所生成的线程对3D/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统315发送线程执行请求，该3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，包括寄存器和可寻址存储器。

图8是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图8所示的GPE 310的一个版本。图8的具有与此处任何其他附图中的元件相同的附图标记(或名称)的那些元件可以采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图7的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可以不显式地包括在GPE 410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3D流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3D流水线312和/或媒体流水线316。所述命令是从存储用于3D流水线312和媒体流水线316的命令的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3D流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3D流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理所述命令和数据。

在各个实施例中，3D流水线312可以通过处理指令并将执行线程分派给图形核阵列414来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供统一的执行资源块。图形核阵列414内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图5的(多个)处理器核107或图6中的核202A至202N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)418中的存储器。URB 418可以存储多个线程的数据。在一些实施例中，URB 418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各个实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(ITC)423逻辑。另外，一些实施例实施共享功能逻辑420内的一个或多个高速缓存425。在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。

图9是图形处理器500的另一实施例的框图。图9的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器500包括环形互连502、流水线前端504、媒体引擎537和图形核580A-580N。在一些实施例中，环形互连502将图形处理器耦合至其他处理单元，其他处理单元包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器中的一个。

在一些实施例中，图形处理器500经由环形互连502接收多批命令。传入的命令由流水线前端504中的命令流转化器503解释。在一些实施例中，图形处理器500包括用于经由(多个)图形核580A-580N来执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器503将命令供应至几何流水线536。对于至少一些媒体处理命令，命令流转化器503将命令供应至视频前端534，该视频前端534与媒体引擎537耦合。在一些实施例中，媒体引擎537包括用于视频和图像后处理的视频质量引擎(VQE)530以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)533引擎。在一些实施例中，几何流水线536和媒体引擎537各自生成用于由至少一个图形核580A提供的线程执行资源的执行线程。

在一些实施例中，图形处理器500包括可缩放线程执行资源，这些可缩放线程执行资源以模块化核580A-580N(有时称为核片(core slice))为特征，这些模块化核各自具有多个子核550A-550N、560A-560N(有时称为核子片(core sub-slice))。在一些实施例中，图形处理器500可具有任何数量的图形核580A至580N。在一些实施例中，图形处理器500包括图形核580A，该图形核580A至少具有第一子核550A和第二子核560A。在其他实施例中，图形处理器是具有单个子核(例如，550A)的低功率处理器。在一些实施例中，图形处理器500包括多个图形核580A-580N，每一个图形核都包括第一子核550A-550N的集合以及第二子核560A-560N的集合。第一子核550A-550N的集合中的每个子核至少包括执行单元552A-552N和媒体/纹理采样器554A-554N的第一集合。第二子核560A-560N的集合中的每一个子核至少包括执行单元562A-562N和采样器564A-564N的第二集合。在一些实施例中，每个子核550A-550N、560A-560N共享共享资源570A-570N的集合。在一些实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可被包括在图形处理器的各实施例中。

图10示出线程执行逻辑600，该线程执行逻辑600包括在GPE的一些实施例中采用的处理元件的阵列。图10的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608A至608N的可扩展执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608A、608B、608C，608D，一直到608N-1和608N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元608A至608N中的一者或多者到存储器(诸如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各个实施例中，执行单元608A至608N的阵列是可缩放的以包括任意数量的单独执行单元。

在一些实施例中，执行单元608A至608N主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元608A至608N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线(例如，图9的536)可以将顶点、曲面细分或几何着色器分派至线程执行逻辑600(图10)进行处理。在一些实施例中，线程分派器604还可以处理来自执行着色器程序的运行时间线程生成请求。

在一些实施例中，执行单元608A至608N支持指令集(所述指令集包括对许多标准3D图形着色器指令的本机支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608A至608N中的每一个都能够执行多发布单指令多数据(SIMD)，并且多线程操作能够在面对较高等待时间的存储器访问时实现有效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、SIMD分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608A至608N内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。

执行单元608A-608N中的每个执行单元对数据元素阵列进行操作。数据元素的数量是“执行大小”、或指令的通道数量。执行通道是执行数据元素访问、掩码、和指令内的流控制的逻辑单元。通道的数量可与针对特定的图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元608A-608N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256位宽的向量进行操作时，该256位的向量被存储在寄存器中，并且执行单元作为四个单独的64位紧缩数据元素(四字(QW)大小的数据元素)、八个单独的32位紧缩数据元素(双字(DW)大小的数据元素)、十六个单独的16位紧缩数据元素(字(W)大小的数据元素)、或三十二个单独的8位数据元素(字节(B)大小的数据元素)对向量进行操作。然而，不同的向量宽度和寄存器大小是可能的。

一个或多个内部指令高速缓存(例如，606)被包括在线程执行逻辑600中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括，以对在线程执行期间的线程数据进行高速缓存。在一些实施例中，采样器610被包括，从而为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专业的纹理或媒体采样功能，以在向执行单元提供所采样的数据之前在采样过程中处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用，以进一步计算输出信息并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的这些值将跨光栅化的对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑随后执行应用编程接口(API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608A)。在一些实施例中，像素着色器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口614提供存储器访问机制，以供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)，从而对用于经由数据端口进行的存储器访问的数据进行高速缓存。

图11是图示出根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有以多种格式的指令的指令集。实线框图示出一般被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从一旦指令被处理就进行的指令解码产生的微操作相对照。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选择的指令、多个指令选项和操作数数量的一些指令。原生的128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位指令格式730中受限。64位指令格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来引用一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于添加指令，执行单元跨标识纹理元素或图片元素的每个颜色通道执行同步添加操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714实现对某些执行选项的控制，这些执行选项诸如通道选择(例如，断言)以及数据通道排序(例如，混合)。针对按照128位指令格式710的指令，执行大小字段716限制了将并行地执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。

一些执行单元指令具有多达三个操作数，包括两个源操作数src0720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地中的一个是隐式的。数据操纵指令可以具有第三源操作数(例如，SRC2 724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用该指令传递的立即数(例如，硬编码的)值。

在一些实施例中，128位指令格式710包括访问/地址模式信息726，该访问/地址模式字段726指定例如是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包括访问/地址模式字段726，该访问/地址模式字段726指定针对指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐的寻址用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712的位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、5、和6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅为示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如，点积计算。

图12是图形处理器800的另一实施例的框图。图12的具有与本文中任何其他附图中的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。

在一些实施例中，图形处理器800包括图形流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令而受控。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，其他处理部件诸如其他图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至图形流水线820或媒体流水线830的单独部件。

在一些实施例中，命令流转化器803引导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A、852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A、852B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852A、852B具有专用于每个阵列或在多个阵列之间被共享的附加的L1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区以不同分区中包含数据和指令的单个高速缓存。

在一些实施例中，图形流水线820包括用于执行3D对象的硬件加速的曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含专用逻辑，该专用逻辑用于基于作为输入被提供至图形流水线820的粗糙的几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可以绕过曲面细分部件(例如，外壳着色器811、曲面细分器813和域着色器817)。

在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852A、852B的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前级中那样对顶点或顶点补片(patch))进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的，以便在曲面细分单元被禁用时执行几何曲面细分。

在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器，以将几何对象转换为它们的每像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过光栅化器和深度测试部件873，并且经由流出单元823访问未光栅化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要部件之间传递的互连总线、互连结构或某个其他互连机制。在一些实施例中，执行单元852A、852B和(多个)相关联的高速缓存851、纹理和媒体采样器854、以及纹理/采样器高速缓存858经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852A、852B各自都具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，该光栅化器和深度测试部件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据执行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎841执行，或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享L3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是系统集成的显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作，并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为开放图形库(OpenGL)、开放计算语言(OpenCL)和/或Vulkan图形和计算API提供支持，它们全都来自Khronos Group。在一些实施例中，还可为来自微软公司的Direct3D库提供支持在一些实施例中，可支持这些库的组合。还可为开源计算机视觉库(OpenCV)提供支持。如果可做出从未来API的流水线到图形处理器的流水线的映射，则具有兼容的3D流水线的未来API也将受到支持。

图13A是图示出根据一些实施例的图形处理器命令格式900的框图。图13B是图示出根据实施例的图形处理器命令序列910的框图。图13A中的实线框图示出一般被包括在图形命令中的组成成分，而虚线包括任选的或者仅被包括在图形命令的子集中的组成部分。图13A的示例性图形处理器命令格式900包括用于标识命令的目标客户端902、命令操作代码(操作码)904、以及用于命令的有关数据906的数据字段。一些命令中还包括子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段，以调整对命令的进一步处理，并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应的处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在)，从而确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双字的倍数使命令对齐。

图13B中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，因为实施例并不限于这些特定命令，也不限于此命令序列。而且，所述命令可以作为批量命令以命令序列被发布，以使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列910可开始于：流水线转储清除命令912，以使得任一活跃的图形流水线完成该流水线的当前未决的命令。在一些实施例中，3D流水线922和媒体流水线924不同时进行操作。执行流水线转储清除，以使得活跃的图形流水线完成任何未决的命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘图引擎完成未决的操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文是发布用于这两条流水线的命令，否则在发布流水线命令之前，在执行上下文中仅需要一次流水线选择命令913。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置用于活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量命令之前清除来自活跃的流水线内的一个或多个高速缓存存储器的数据。

在一些实施例中，用于返回缓冲器状态916的命令用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理期间，所述操作将中间数据写入到该一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态916包括选择用于流水线操作集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活跃的流水线而不同。基于流水线判定920，命令序列被定制用于以3D流水线状态930开始的3D流水线922、或者开始于媒体流水线状态940的媒体流水线924。

用于配置3D流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过这些特定的流水线元件。

在一些实施例中，3D图元932命令用于提交待由3D流水线处理的3D图元。经由3D图元932命令传递给图形处理器的命令和相关联参数将被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线922将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘踢除’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以对通过图形流水线的命令序列进行转储清除。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所得到的几何对象进行光栅化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随媒体流水线924路径。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可被卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量运算，该计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置媒体流水线元件的数据，这些媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如，编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持将一个或多个指针用于包含批量的状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，该存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图14图示出根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。应用还包括可执行指令1014，该可执行指令1014采用适合用于由通用处理器核1034执行的机器语言。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的 操作系统、专用类UNIX操作系统、或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可以支持图形API 1022，诸如，Direct3DAPI、OpenGL API或Vulkan API。当Direct3DAPI正在使用时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(JIT)编译，或者应用可以执行着色器预编译。在一些实施例中，在对3D图形应用1010进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，以中间形式提供着色器指令1012，该中间形式诸如由Vulkan API使用的某个版本的标准便携式中间表示(SPIR)。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，该后端着色器编译器1027用于将着色器指令1012转换为硬件专用的表示。当OpenGL API正在使用时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以分派命令和指令。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各个逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文中所描述的技术的逻辑。此类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而被存储在有形的机器可读介质上。可将该硬件模型供应给各消费者或制造设施，这些消费者或制造设施将该硬件模型加载在制造集成电路的制造机器上。可制造集成电路，以使得电路执行与本文中所描述的实施例中的任一实施例相关联地描述的操作。

图15是图示出根据实施例的可以用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可用于生成可以并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施1130可以采用高级编程语言(例如，C/C++)来生成对IP核设计的软件仿真1110。软件仿真1110可以用于使用仿真模型1112来设计、测试并验证IP核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可从仿真模型1112创建或合成寄存器传输级(RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可以创建、设计或合成处于逻辑级或晶体管级的较低层级的设计。由此，初始设计和仿真的具体细节可有所不同。

可由设计设施将RTL设计1115或等效方案进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施1165。替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)IP核设计。制造设施1165随后可制造至少部分地基于IP核设计的集成电路。所制造的集成电路可以被配置成用于执行根据本文中所描述的至少一个实施例的操作。

图16-图18图示出根据本文中所描述的各实施例的可使用一个或多个IP核来制造的示例性集成电路和相关联的图形处理器。除了所图示的之外，还可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图16是图示出根据实施例的可使用一个或多个IP核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同的或多个不同的设计设施的模块化IP核。集成电路1200包括外围或总线逻辑，该外围或总线逻辑包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可以包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(HDMI)控制器1250和移动产业处理器接口(MIPI)显示接口1255中的一个或多个。可由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可经由存储器控制器1265来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路附加地包括嵌入式安全引擎1270。

图16是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器1310的框图。图形处理器1310可以是图16的图形处理器1210的变体。图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D至1315N-1和1315N)。图形处理器1310可以经由分开的逻辑执行不同的着色器程序，以使得顶点处理器1305被优化成执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形流水线的顶点处理级，并生成图元和顶点数据。(多个)片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315A-1315N被优化成执行如提供用于OpenGL API中的片段着色器程序，片段处理器1315A-1315N可用于执行与如提供用于Direct 3D API中的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。一个或多个MMU 1320A-1320B提供用于图形处理器1310的虚拟到物理地址映射，包括用于顶点处理器1305和/或(多个)片段处理器1315A-1315N的虚拟到物理地址映射，除了存储在一个或多个高速缓存1325A-1325B中的顶点或图像/纹理数据之外，顶点处理器1305和/或(多个)片段处理器1315A-1315N还可引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU1320A-1320B可与系统内的其他MMU同步，以使得每个处理器1205-1220可以参与共享或统一虚拟存储器系统，其他MMU包括与图17的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核接口连接。

图18是图示出根据实施例的可使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器1410的框图。图形处理器1410可以是图16的图形处理器1210的变体。图形处理器1410包括图17的集成电路1300的一个或多个MMU 1320A-1320B、(多个)高速缓存1325A-1325B和(多个)电路互连1330A-1330B。

图形处理器1410包括一个或多个着色器核1415A-1415N(例如，1415A、1415B、1415C、1415D、1415E、1415F至1415N-1和1415N)，该一个或多个着色器核1415A-1415N提供统一着色器核架构，在该统一着色器核架构中，单个核或单类型的核可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量在各实施例和各实现方式之间可以有所不同。另外，图形处理器1410包括核间任务管理器1405和分块单元(tiling unit)，该核间任务管理器1405充当线程分派器以将执行线程分派给一个或多个着色器核1415A-1415N，该分块单元1418用于加速用于基于图块的渲染的分块操作，在用于基于图块的渲染的分块操作中，对场景的渲染操作被细分在图像空间中，以便例如利用场景内的局部空间一致性，或优化内部高速缓存的使用。

以下条款和/或示例涉及进一步的实施例：一个示例实施例可以是一种方法，所述方法包括：

使用第一虚拟到虚拟页表来将包含数据的主表面映射到包含关于所述主表面的压缩的信息的辅表面；以及在使用所述第一虚拟到虚拟页表之后使用第二页表来访问所述主表面的物理存储。所述方法还可以包括：使用高速缓存和转换遍历来将所述主表面的地址的高位转换为辅表面地址。所述方法还可以包括：提供具有关于对所述主表面使用的压缩类型的信息的转换表。所述方法还可以包括：提供具有用于指示所述主表面是否被压缩的单个位的转换表。所述方法还可以包括：使用经编程指针来定位单页表的基址。所述方法还可以包括：使用辅表面地址的高位来索引到所述单页表中。所述方法还可以包括：使用所述辅表面地址的中间位来索引到多页表中。所述方法还可以包括：使用所述辅表面地址的低位来索引到两个高速缓存行中。所述方法还可以包括：使用所述辅表面地址的最低位来定位元数据表面组块。所述方法还可以包括：其中，所述组块用于两个高速缓存行，并且使用索引来为每个高速缓存行定位辅数据。

另一个示例实施例可以是一种或多种非暂态计算机可读介质，存储有用于执行包括以下操作的序列的指令：使用第一虚拟到虚拟页表来将包含数据的主表面映射到包含关于所述主表面的压缩的信息的辅表面；以及在使用所述第一虚拟到虚拟页表之后使用第二页表来访问所述主表面的物理存储。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用高速缓存和转换遍历来将所述主表面的地址的高位转换为辅表面地址。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：提供具有关于对所述主表面使用的压缩类型的信息的转换表。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：提供具有用于指示所述主表面是否被压缩的单个位的转换表。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用经编程指针来定位单页表的基址。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用辅表面地址的高位来索引到所述单页表中。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用所述辅表面地址的中间位来索引到多页表中。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用所述辅表面地址的低位来索引到两个高速缓存行中。所述介质可以进一步包括存储有用于执行包括以下操作的序列的指令：使用所述辅表面地址的最低位来定位元数据表面组块。所述介质可以进一步包括存储有用于执行序列的指令：其中，所述组块用于两个高速缓存行，并且使用索引来为每个高速缓存行定位辅数据。

另一个示例实施例可以是一种装置，所述装置包括：处理器，用于使用第一虚拟到虚拟页表来将包含数据的主表面映射到包含关于所述主表面的压缩的信息的辅表面，并且在使用所述第一虚拟到虚拟页表之后使用第二页表来访问所述主表面的物理存储；以及存储器，耦合到所述处理器。所述装置可以包括所述处理器，所述处理器用于使用高速缓存和转换遍历来将所述主表面的地址的高位转换为辅表面地址。所述装置可以包括所述处理器，所述处理器用于提供具有关于对所述主表面使用的压缩类型的信息的转换表。所述装置可以包括所述处理器，所述处理器用于提供具有用于指示所述主表面是否被压缩的单个位的转换表。所述装置可以包括所述处理器，所述处理器用于使用经编程指针来定位单页表的基址。所述装置可以包括所述处理器，所述处理器用于使用辅表面地址的高位来索引到所述单页表中。所述装置可以包括所述处理器，所述处理器用于使用所述辅表面地址的中间位来索引到多页表中。所述装置可以包括所述处理器，所述处理器用于使用所述辅表面地址的低位来索引到两个高速缓存行中。所述装置可以包括所述处理器，所述处理器用于使用所述辅表面地址的最低位来定位元数据表面组块。所述装置可以包括所述处理器，其中，所述组块用于两个高速缓存行，并且使用索引来为每个高速缓存行定位辅数据。

本文描述的图形处理技术可以采用各种硬件架构来实施。例如，图形功能可以被集成在芯片组内。可替代地，可以使用离散图形处理器。作为又另一个实施例，图形功能可以由包括多核处理器的通用处理器来实施。

本说明书中通篇提到“一个实施例”或“实施例”表示结合该实施例所述的具体特征、结构或特性包含在本公开所包含的至少一个实施中。因此，短语“一个实施例”或“在实施例中”的出现不一定指代同一实施例。此外，除了所示的特定实施例以外，可以以其他适当的形式来实现所述特定特征、结构或特性，并且所有这样的形式都可以涵盖在本申请的权利要求内。

尽管已经描述了有限数量的实施例，但是本领域技术人员将由此意识到许多的修改和变形。旨在使得所附权利要求覆盖所有此类落在本公开的真实精神和范围内的修改和变形。

Claims (25)

1.一种方法，包括：

使用第一虚拟到虚拟页表来将包含数据的主表面映射到包含与所述主表面的压缩有关的信息的辅表面；以及

在使用所述第一虚拟到虚拟页表之后，使用第二页表来访问所述主表面的物理存储。

2.如权利要求1所述的方法，包括：使用高速缓存和转换遍历来将主表面地址的高位转换为辅表面地址。

3.如权利要求1所述的方法，包括：提供具有与对所述主表面使用的压缩类型有关的信息的转换表。

4.如权利要求1所述的方法，包括：提供具有用于指示所述主表面是否被压缩的单个位的转换表。

5.如权利要求1所述的方法，包括：使用经编程指针来定位单页表的基址。

6.如权利要求5所述的方法，包括：使用辅表面地址的高位来索引到所述单页表中。

7.如权利要求6所述的方法，包括：使用所述辅表面地址的中间位来索引到多页表中。

8.如权利要求7所述的方法，包括：使用所述辅表面地址的低位来索引到两个高速缓存行中。

9.如权利要求8所述的方法，包括：使用所述辅表面地址的多个最低位来定位元数据表面组块。

10.如权利要求9所述的方法，其中，所述组块用于两个高速缓存行，并且使用索引来定位用于每个高速缓存行的辅数据。

11.一种或多种非暂态计算机可读介质，存储有用于执行包括以下步骤的序列的指令：

使用第一虚拟到虚拟页表将包含数据的主表面映射到包含与所述主表面的压缩有关的信息的辅表面；以及

在使用所述第一虚拟到虚拟页表之后，使用第二页表来访问所述主表面的物理存储。

12.如权利要求11所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用高速缓存和转换遍历将主表面地址的高位转换为辅表面地址。

13.如权利要求11所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：提供具有与对所述主表面使用的压缩类型有关的信息的转换表。

14.如权利要求11所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：提供具有用于指示所述主表面是否被压缩的单个位的转换表。

15.如权利要求11所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用经编程指针来定位单页表的基址。

16.如权利要求15所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用辅表面地址的高位来索引到所述单页表中。

17.如权利要求16所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用所述辅表面地址的中间位来索引到多页表中。

18.如权利要求17所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用所述辅表面地址的低位来索引到两个高速缓存行中。

19.如权利要求18所述的介质，进一步存储有用于执行包括以下步骤的序列的指令：使用所述辅表面地址的多个最低位来定位元数据表面组块。

20.如权利要求19所述的介质，进一步存储有用于执行序列的指令，其中，所述组块用于两个高速缓存行，并且使用索引来定位用于每个高速缓存行的辅数据。

21.一种装置，包括：

处理器，用于使用第一虚拟到虚拟页表来将包含数据的主表面映射到包含与所述主表面的压缩有关的信息的辅表面，并且在使用所述第一虚拟到虚拟页表之后使用第二页表来访问所述主表面的物理存储；以及

存储器，耦合到所述处理器。

22.如权利要求21所述的装置，所述处理器用于使用高速缓存和转换遍历将主表面地址的高位转换为辅表面地址。

23.如权利要求21所述的装置，所述处理器用于提供具有与对所述主表面使用的压缩类型有关的信息的转换表。

24.如权利要求21所述的装置，所述处理器用于提供具有用于指示所述主表面是否被压缩的单个位的转换表。

25.如权利要求21所述的装置，所述处理器用于使用经编程指针来定位单页表的基址。