CN109642942B - 具有低频率、低电压数字微波束形成器的超声探头 - Google Patents

Abstract

超声探头(106)包含阵列换能器(101)以及被耦合到所述阵列的元件的微波束形成器。所述微波束形成器包括模拟ASIC(102)，其中，发射器和放大器被耦合到所述阵列(101)的元件。所述微波束形成器还包括：将接收到的回波信号转换成数字数据的模数转换器，以及位于数字ASIC(103)中的数字波束形成电路。数字ASIC(103)以比数字ASIC(103)的数字集成电路过程的频率低的核心频率计时，并且数字ASIC(103)以比数字集成电路过程被设计的电压低的电源电压来操作，这两者都降低了所述微波束形成器的功耗。

Description

具有低频率、低电压数字微波束形成器的超声探头

技术领域

本发明涉及医学诊断超声系统，并且具体涉及具有数字微波束形成器的超声探头。

背景技术

超声阵列换能器使用波束形成器来发射并且适当地延迟并求和从所述换能器阵列的元件接收到的超声回波信号。所述延迟是在考虑要由波束形成器形成的波束的方向(转向)和聚焦深度的情况下选取的。在从每个元件接收到的信号被波束形成器的通道恰当地延迟之后，经延迟的信号被组合以形成被恰当地转向和聚焦的相干回波信号的波束。在超声束发射期间，个体元件的致动的时间是接收延迟、转向和聚焦发射波束的补充。已知对延迟的选取能根据阵列元件的几何结构以及由波束询问的图像场的几何结构来确定。

在常规的超声系统中，所述阵列换能器被定位在探头中，所述探头在成像期间抵靠着患者的身体来放置，并且包含一些电子部件，诸如调谐元件、开关和放大器件。延迟和信号组合是由被包含在超声系统主机中的波束形成器来执行的，所述探头通过线缆被连接到所述波束形成器。

用于阵列换能器和波束形成器的前述系统架构对于大多数一维(1D)换能器阵列足够非常好，其中，换能器元件的数量和波束形成器通道的数量是大致相同的。当换能器元件的数量超过波束形成器通道的数量时，通常采用多路复用，并且在任何时间点，仅换能器的元件的总数量的子集能够被连接到波束形成器。1D阵列中的元件的数量的范围能够从小于一百个到数百个，并且典型的波束形成器具有128个波束形成器通道。该系统架构解决方案随着用于二维(2D)和三维(3D)成像的二维阵列换能器的出现而变得难以维持。这是因为2D阵列换能器在体积区域上在方位角和仰角两者上对波束进行操纵和聚焦。针对这种波束形成所需的换能器元件的数量通常为数千个。那么问题的关键变为将探头连接到波束形成器所在的系统主机的线缆。即使是最细的导电细丝的数千导体的线缆也变得粗并且笨重，如果不是不可能的话，使得探头的操作变得麻烦。

该问题的解决方案是在探头自身中执行波束形成中的至少一些波束形成，如在美国专利5229933(Larson，III)中所描述的。在该专利中所示的超声系统中，波束形成被划分在探头与系统主机之间。通过被称为微波束形成器的微电路在探头中来完成元件组的初始波束形成，其中，产生部分地波束形成的加和。这些部分地波束形成的加和(数量少于换能器的数量)通过合理尺寸的线缆被耦合到系统主机，在所述系统主机中，完成波束形成过程，并且产生最终的波束。在探头中的部分波束形成是由被Larson，III称为组内处理器的器件来完成的，在微波束形成器中，其形式是被附接到阵列换能器的微电子器件。还参见美国专利5997479(Savord等人)；美国专利6013032(Savord)；美国专利6126602(Savord等人)；以及美国专利6375617(Fraser)。换能器阵列和微波束形成器的数千个元件之间的数千个连接是在微电路和阵列间距的微小尺寸上完成的，而微波束形成器与系统主机的波束形成器之间的较少的线缆连接是由更常规的线缆技术来完成的。各种平面和弯曲阵列格式能够与微波束形成器一起使用，诸如在美国专利7821180(Kunkel，III)和美国专利7927280(Davidsen)中所示的弯曲阵列。微波束形成器也能够与一维数阵列以及与作为一维阵列而操作的2D阵列一起使用。例如参见美国专利7037264(Poland)。

许多年以来，超声系统中的波束形成已经以数字方式来完成。接收到的信号由时钟移位寄存器或者在随机存取存储器中的临时存储的时间来延迟，并且经延的迟信号由数字加法器来求和。数字波束形成能够在诸如FPGA(现场可编程门阵列)的电路中执行，或者通过在微处理器中的软件指令来执行。但是为了以数字方式来执行波束形成，必须首先通过模数转换器将接收到的信号数字化。在具有微波束形成器的当今商用超声探头中，通过在其本地模拟域中对接收到的回波信号进行操作，而在微波束形成器中形成部分加和信号。模拟部分加和信号通过探头线缆被耦合到系统主机，在所述系统主机中，其被数字化并且在数字域中完成波束形成。最近，波束形成技术甚至已经进一步集成到飞利浦健康护理Lumify^TM超声产品的L12-4线性和C5-2弯曲阵列探头中。数字化和数字波束形成由位于探头的手柄中的微电路来执行，信号检测和通过扫描转换的图像形成也是如此。然而，这些探头使用1D(一维)阵列换能器，其具有比用于3D成像的2D阵列探头的换能器元件少得多的换能器元件。将期望整个波束形成电路位于用于1D阵列(二维成像)探头和2D阵列(三维成像)探头两者的探头中。

当将所有波束形成电路集成在探头中时必须克服的问题是由于微电路的功耗造成的。该问题是来自电路的散热。由于在扫描期间探头由超声检查者的手把持，因此由探头的内部电路生成的所有热量将使探头在触摸时感觉到温热。有时，探头手柄会在触摸时感觉到不舒服的热，这是必须防止的问题。已经设计了无源探头冷却装置，以及将热量从探头传递出去的有源系统，其中，热量被散热远离使用者，诸如在美国专利公布no.2014/0058270(Davidsen等人)和美国专利公布no.2015/0099978(Davidsen等人)中所描述的那些。然而，这样的装置显着增加了探头以及其线缆的成本和复杂度。将期望通过微电路降低功耗的更简单的权宜之计来避免这样的布置。

发明内容

根据本发明的原理，描述了一种微波束形成器电路，其在超声探头中执行数字波束形成。通过以集成电路形式构造模数转换器(ADC)和数字波束形成电路来实现低功率性能和电路封装效率。通过使用低功率数模转换技术，诸如Δ-Σ或逐次逼近型模数转换，也降低了功耗。通过以低于IC过程能力的频率以及使用较低的操作频率在低电压下操作数字IC，进一步降低了功耗。这些技术的组合使得微波束形成器芯片组能在3瓦或更低的功率预算内操作，由此避免在探头内生成过多的热量。

附图说明

在附图中：

图1以框图形式图示了根据本发明的原理构造的超声成像系统。

图2以框图形式图示了本发明的超声探头的微波束形成电路和换能器阵列，其被耦合到作为显示设备的便携式计算机。

图3以框图形式图示了图2的微波束形成器的模拟ASIC的部件。

图4是图3的模拟ASIC的模拟接收延迟的电路图。

图5以框图形式图示了图3的数字ADC和波束形成ASIC的部件。

图5a以框图形式图示了适合用于图5的数字ASIC的逐次逼近型模数转换器。

图6图示了图5的数字ASIC的一个通道的数字延迟、延迟控制和求和电路。

图7图示了用于图5的数字ASIC中的子样本延迟的数字FIR(有限脉冲响应)滤波器。

图8图示了由图7的子样本延迟FIR产生的具有不同延迟的回波信号波形。

具体实施方式

首先参考图1，以框图形式示出了根据本发明的原理构造的超声系统。探头10具有二维阵列换能器12，二维阵列换能器12可以是平面的或弯曲的，如在该范例中所示的。所述换能器可以是由诸如CMUT(电容式微机械超声换能器)或PVDF的MUT设备形成的，但是优选是由诸如PZT的压电陶瓷材料形成的。所述阵列的元件被耦合到数字微波束形成器14，数字微波束形成器14被定位在换能器阵列后方的探头中。微波束形成器是位于所述探头中的集成电路，其中，波束形成通道被耦合到2D阵列换能器12的各元件。所述微波束形成器将计时的发射脉冲施加到所述阵列的每组元件(瓦块)的各元件以在期望的方向上发射波束并且发射到阵列前方的图像场中的期望的焦点。仰角维度中的发射波束的轮廓能够展现出点焦点、平面波或者任何中间波束轮廓。来自发射的波束的由细胞和组织返回的回波由阵列元件接收并且被耦合到微波束形成器14的通道，其中，模拟回波信号被个体地延迟。来自换能器元件的连续瓦块的延迟的信号被组合以形成针对所述瓦块的部分加和信号。在下文更全面地描述的微波束形成器的模拟部分中，通过将来自瓦块的各元件的延迟的信号耦合到公共总线来完成组合，以避免对求和电路的需要。然后，所述模拟回波信号被数字化并且通过数字ASIC(专用集成电路)以数字形式进一步波束形成。每个瓦块的波束形成的数字信号通过线缆16的方式被耦合到超声系统中的系统波束形成器22，在系统波束形成器22中完成波束形成过程。备选地，在优选实施方案中，所有波束形成是由探头中的微波束形成器来执行的，并且完全波束形成的数字信号被耦合到系统主机。所述波束形成的数字信号被用于由信号和图像处理器24形成图像，信号和图像处理器24可以执行操作，诸如基带检测、谐波分离、滤波、多普勒处理以及用于图像形成的扫描转换。信号和图像处理器24产生2D或3D图像以供在图像显示器30上显示。所述信号和图像处理器可以包括电子硬件部件、由软件控制的硬件或者执行图像处理算法的微处理器。其通常还将包括专门的硬件或软件，其将接收到的回波数据处理成针对所期望的显示格式的图像的图像数据，诸如扫描转换器。

对诸如探头选择的超声系统参数的控制、波束操纵和聚焦以及信号和图像处理是在系统控制器26的控制下完成的，系统控制器26被耦合到所述系统的各种模块并且被耦合到如在下文更全面描述的探头10中的微波束形成器。所述系统控制器可以由ASIC电路或微处理器电路以及诸如RAM、ROM或磁盘驱动器的软件数据存储装置形成。在探头10的情况下，该控制信息中的一些控制信息通过线缆16的数据线从系统主机被提供给微波束形成器，根据特定扫描流程的需要来调节微波束形成器以操作所述换能器阵列。用户借助于控制面板20来控制这些操作参数。

图2图示了超声探头106中的数字微波束形成器，其操作2D(二维)矩阵阵列换能器101，其具有8192个换能器元件，这些换能器元件在被配置为8×8个瓦块的64个元件的128个组中操作。在所图示的实施方式中的微波束形成器包括两个模拟ASIC 102，每个模拟ASIC 102被耦合到矩阵阵列101的一半元件。所述模拟ASIC包含发射电路、发射/接收(T/R)开关、预放大前置放大器以及模拟延迟，如在下文更全面描述的。模拟ASIC 102被耦合到微波束形成器的四个数字ASIC 103，其包含低功率模数转换器和数字波束形成电路。FPGA104从操作控制和显示设备的用户接收控制数据，所述控制和显示设备在此被示为膝上型计算机108。所述控制和显示设备能够备选地是车载超声系统、平板计算机、PDA、智能电话或者具有显示器和用户界面的类似数字设备。FPGA被耦合到微波束形成器ASIC以提供针对超声发射的控制信息并且接收波束形成，并且还将数据存储在RAM(随机存取存储器)110中并且管理USB控制器105和开关电源109。RAM 110存储针对探头的每个预期的扫描模式所需的所有控制数据。例如，RAM 110可以被耦合到写地址控制器以将数字回波信号写入到RAM中，并且被耦合到多个读地址控制器，每个读地址控制器适于控制针对不同数字多线回波信号的延迟的数字回波信号的读取。所有这些电路必须根据所选取的功率预算来操作，其在该范例中为3.0瓦，以便维持冷的手持式探头。在下文的表1中示出了在图2中所示的微波束形成器电路的示例性功率预算。

该功率预算示出了整个微波束形成器电路、其控制FPGA、电源和USB控制器在3.0瓦的功率分配内操作，由此在探头中生成非常少的热量。模拟ASIC 102从128个瓦块产生128个部分加和模拟信号，每个瓦块有64个元件，所述128个部分加和模拟信号是针对数字ASIC中的128个ADC的128个输入信号。因此，所述微波束形成器可以被视为128通道数字波束形成器。将功率分配除以通道的数量示出了微波束形成器每通道仅消耗约23毫瓦。并且，在优选实施方式中的每个数字通道产生用于高帧率数字成像的八条多线，这是每条多线扫描线仅约3毫瓦的功耗。

因此，本发明的超声探头提供了多个数字通道，其中，每条单条多线扫描线的功耗能够低至3毫瓦。在另一实施例中，其中，每个数字通道产生四条多线，每条多线扫描线的功耗低于或者约为6毫瓦。

在图2的所图示的实施方案中，矩阵阵列换能器101的声学元件在倒装芯片型互连中被直接连接到模拟ASIC 102的元件焊盘。控制和组输出信号通过柔性互连(例如，柔性电路)被连接在模拟ASIC与所述微波束形成器的其他部件之间，到包含其他探头电路的印刷电路板。也可以采用诸如堆叠硅管模具、陶瓷电路或多芯片模块的其他互连技术。每个模拟ASIC具有六十四个通道线路输出(通道)，其将元件的六十四个衬片的部分波束形成的模拟信号传导到数字ASIC中的两个数字ASIC的通道输入(CH)。因此，每个数字ASIC处理部分加和信号的三十二个通道。FPGA 104将控制数据提供给模拟ASIC，从其μBF ASIC控制总线到模拟ASIC 102的控制接口输入部。FPGA分别通过地址总线和数据总线向数字ASIC 103提供数字地址数据和控制数据，以及时钟(CLK)信号。使用从ASIC到ASIC连接的BEAM_IN总线和BEAM_OUT总线，数字波束形成的输出信号从一个数字ASIC到下一数字ASIC传播并求和，直到完全求和的数字回波信号被从最后的ASIC施加到FPGA的接收波束数据输入部。FPGA将完全波束形成的输出信号施加到USB控制器105，USB控制器105然后通过USB线缆107将数字回波信号作为串行数据发射到用户控制和显示系统108。也能够使用其他高速数字接口，诸如HDMI或以太网。合适的USB控制器是能从加利福尼亚州圣何塞市的赛普拉斯半导体得到的FX3.0s控制器。开关电源109被示为将必要的功率施加到微波束形成器的所有IC的功率输入部。

图3图示了模拟ASIC 102的一个通道300的部件。在所图示的实施方式中，每个模拟ASIC具有针对被连接到矩阵阵列101的4096个元件的4096个模拟通道的部件。发射数据(Tx数据)由发射脉冲生成器302从FPGA 104接收。FPGA已经响应于先前从系统控制器26接收的命令而从RAM存储器110访问了该数据以获得所需的发射/接收序列，系统控制器26自身响应于由用户在用户界面20上输入的成像选择而动作。Tx数据控制发射脉冲的参数，诸如脉冲宽度、相对于时间标记的发射延迟以及脉冲计数。Tx数据被计时到发射脉冲生成器302中，发射脉冲生成器302通过产生所需的发射脉冲事件的序列来做出响应。在发射使能信号(Tx使能)的时间处，发射脉冲序列被施加到高压发射器304的输入部。当发射/接收(T/R)开关306被设置为将发射器耦合到换能器元件时，高压发射器304利用高压发射波形来驱动矩阵阵列的元件101n，如在图中所示的。在将波形传输到对象中之后，将T/R开关306设置到交替位置，使得响应于所接收到的声学回波而被转换的电信号被耦合到前置放大器68(也被称为预放大前置放大器)的输入部。接收使能信号(Rx使能)在回波信号接收的时段期间使能所述前置放大器。在回波接收的时段期间增加前置放大器68的增益，为从对象的增加的深度接收到的信号提供TGC增益特性。可以通过可控反馈阻抗310来数字地调节所述增益，可控反馈阻抗310以集成电路形式实施为多个可切换并联阻抗。随着并联阻抗的更多数字控制的开关闭合，更多阻抗被并联耦合，减小了前置放大器的反馈阻抗310。例如参见美国专利申请no.[2016PF00604]，(Freeman等人)。经放大的模拟回波信号被耦合到模拟接收延迟电路320，模拟接收延迟电路320相对于由用于模拟波束形成的瓦块的其他元件的通道而施加到其他回波信号的延迟来延迟所接收到的回波信号。所施加的延迟由从FPGA 104接收到的延迟数据来控制。经延迟的回波信号与瓦块的其他模拟信号一起被施加到求和节点，如在图中所示的通道输出，其中，所述回波信号以瓦块加和模拟信号的形式来求和。在用于2D阵列的优选实施方式中，存在128个求和节点，其产生来自128个瓦块的部分加和信号，每个瓦块具有六十四个元件。这128个部分加和信号是针对执行多线数字波束形成的数字ASIC 103的输入信号。

图4图示了模拟接收延迟电路320的集成电路实施方案。电路320是电容性电路，所述电容性电路通过对开关65的闭合来对由换能器元件101n产生的信号进行采样，将样本存储在电路的电容器62上，并且然后，在定义预期的延迟的稍后时间，所述样本通过对开关62的闭合从电容器读取。以这种方式延迟的信号然后通过输出缓存器74被耦合到瓦块求和节点，其中，其与来自瓦块的其他六十三个元件的模拟信号一起求和。信号被存储在电容器62₁、62₂、...62_M上的时间是由写控制器64和读控制器66的操作来确定的。所述写控制器是指针电路，其确定开关65₁、65₂、...65_M之一的闭合，对其的短暂关闭在前置放大器68的输出部处对换能器101n的信号进行采样并且将样本存储在电容器上。在开关已经将一个样本“写”到电容器之后，所述写控制器关闭另一开关65以将信号的另一样本存储在另一电容器62上。因此，所述写控制器在回波接收的时段期间快速连续地存储由换能器元件101n接收到的信号的多个样本。采集样本的频率超过针对接收的频带的奈奎斯特速率，并且通常远远超过该速率。读控制器66是指针电路，其以类似的方式操作，以便在信号样本已经被存储在电容器上达所需的延迟时段之后读取所存储的信号样本。读控制器关闭开关67中的一个开关，将所存储的信号样本耦合到输出缓存器74，从输出缓存器74能获得所存储的信号样本以供进一步处理。在快速连续中，从电容器62读取采样的信号的序列，并且现在经延迟的样本被转发用于在瓦块求和节点处的求和。

模拟ASIC 102的部件被视为以数字方式控制的模拟部件，并且发射器304和T/R开关306必须能够以驱动换能器元件所需的高电压来操作。在优选实施方式中，所述模拟ASIC是通过适用于高电压并且具有相对大的特征尺寸(诸如0.18μM)的集成电路工艺来制造的。

在图5示出了四个数字ASIC 103的电路。在所图示的实施方案中，每个数字ASIC包含32个数字通道601，以处理来自换能器元件的32个瓦块的求和的模拟信号。每个数字通道对模拟瓦块信号进行数字化并且形成八个数字多线输出信号，从而八个接收波束，数字回波信号的序列中的每个数字回波信号，是同时地形成的。针对图中的每个通道，八个多线输出信号被示为ML0至ML7。多线的程度可以是4×、8×(如在图5中所示的)、16×或者由电路设计者所确定的任何更高阶的多线。在操作中，模拟瓦块信号被低功率ADC 603转换为数字回波样本的序列，优选地，低功率ADC 603消耗10毫瓦或更少，诸如逐次逼近型ADC或Δ-Σ型ADC。每个数字回波样本被数字延迟电路604延迟八个可选择的延迟增量，产生针对八条多线的延迟的回波信号。八个多线样本ML0-ML7被耦合到八个数字加法器或求和器(求和电路)605，其中，样本与由其他通道产生的数字回波样本一起被求和。来自先前的数字ASIC的八条多线的数字回波样本由串并转换器602接收为高速串行数据流，串并转换器602将数据流的样本分类为针对八条多线的八条平行线。然后，ASIC的三十二个通道以壁串行数据流的高速率更低的数据速率将其部分加和多线信号加到这八条并行线的数据。例如，所述串行数据流可以以160MHz来运行，而数字ASIC上的其他电路以20MHz来计时。在ASIC的输出部处(在图中的右下方)，八条并行线的数据由串行器607重新布置成高速串行数据流，串行器607被耦合到下一数字ASIC，用于与来自其他通道的数字部分加和信号进行求和。如串并转换器602，串行器607以更高的数据速率运行。在链中的最后数字ASIC的输出部处，完全波束形成的串行数据(接收波束数据)被耦合到FPGA 104，FPGA 104将接收到的波束数据应用于USB控制器105以便与图像显示设备108通信。每个数字ASIC还包含控制寄存器606，控制寄存器606从FPGA接收控制数据，以设置数字转换和波束形成过程的参数，诸如针对数字延迟电路604的采样时间和延迟值。

在图5中所示的数字ASIC中，所使用的集成电路工艺优选具有比模拟ASIC的特征尺寸更小的特征尺寸，模拟ASIC必须在高电压下操作。针对数字ASIC的适合的特征尺寸为65nM或更小，这允许比模拟ASIC更高的电路密度，同时节省功率。通过以比集成电路处理能力更低的时钟速率来操作大多数数字ASIC，进一步促进了降低的功耗。如先前所提到的，串行器和串并转换器在诸如160MHz的高频率下工作，因此，所选取的集成电路工艺必须能够以该时钟频率来运行。但是数字ASIC内核，特别是数字延迟和求和器，以20MHz来计时。设计了远低于电路的操作频率的该低的操作频率，进一步降低了数字ASIC 103所需的功率，因为功耗与时钟频率成比例。此外，较低的数据时钟速率减少了对电路之间的重新同步寄存器的需求，进一步降低了功耗。此外，通过以较低的时钟频率来操作数字ASIC，能够使用比在较高时钟频率下保持所需精确度所需的更低的电源电压。由于功耗是电压的函数，因此在较低电压下操作也节省功率。在优选实施方案中，数字ASIC的ADC和串行器和串并转换器在较高电压下操作，而ASIC核心在较低电压下操作。

图5a图示了低功率的逐次逼近型ADC 603的架构。要转换的模拟回波信号(图中的V_IN)由采样和保持电路624来采样和保持。对逐次逼近寄存器(SAR)620进行初始化，使得其最高有效位D_n被设置为值一。数模转换器(DAC)622产生被称为电压VREF的比较电压，该电压是其最高有效位(D_n)被设置为一的n+1位的数字字节的模拟等价物。比较器626将所述模拟回波信号与所述比较电压进行比较，并且如果所述比较电压大于所述模拟回波信号，则所述比较器输出使SAR将最高有效位设置为零；否则，其保持为值一。SAR的下一最高有效位D_n-1被设置为一，并且执行另一比较以确定D_n-1位处的正确设置。完成该过程，直到SAR的所有输出位已经被正确地设置，然后是所述模拟回波信号的数字值。转换结束信号EOC将这种转换完成信号发送到数字延迟电路604，然后，数字延迟电路604接收SAR的数字值作为其下一数字信号样本。然后，采样和保持电路624采集新的回波信号样本，SAR 620被初始化，并且所述过程继续。

在图6中更详细地示出了图5的数字ASIC的一个通道的数字延迟电路、延迟控制以及求和电路。当低功率ADC 603从瓦块产生连续的数字回波信号样本时，通过索引写地址计数器(WAC)642而将样本存储在多端口RAM 640中。通过针对八条多线的八个读地址计数器(RAC)644₀至644₇从RAM 640的八个输出端口Q₀-Q₇读出延迟的回波信号，在图中示出了其中的一个的电路。当要产生超过八条多线时，能够添加附加的读地址计数器。每个RAC 644将其读地址应用于RAM的八个地址端口Ad-r0至Ad-r7中的一个。读出样本的地址以及其计时确定了对所述数字回波信号的延迟。被应用于针对多线的RAM的地址由聚焦控制电路646₀响应于由FPGA 104提供的聚焦数据来设置，并且输出地址被计时到RAC 644₀中并且被周期性地调节以用于动态聚焦。在RAM 640的Q输出部处产生的延迟的数字回波信号能够通过子样本延迟FIR 648₀进一步分辨为更精细的延迟，子样本延迟FIR 648₀还根据需要从聚焦控制电路接收数据。由求和器605₀对针对多线的最终延迟的数字回波信号(如在图中的CH0所示的)与针对其他数字通道的多线的其他样本进行求和。到目前为止的求和的样本是通过计时到D型触发器650₀来重新同步的，并且被应用于下一通道的求和器。因此，每个通道同时产生针对八条多线(Q₀-Q₇)的恰当延迟的数字瓦块信号样本。

在图7中示出了优选的子样本延迟有限脉冲响应(FIR)滤波器。与常规的FIR不同，这种优选的FIR滤波器不使用乘法器，由此来节省功率。来自RAM 640的连续回波信号样本被计时到寄存器702中，因此，寄存器702在其输入部处具有当前样本Q_n并且在其输出部处具有先前样本Q_n+1。形成两个样品的加权分数以产生更精细分辨的延迟的样品值。替代使用乘法器来进行加权，所使用的加权分数是二的幂，其通过对样本值的一个或多个最高有效位的强制零填充来形成。因此，求和器704被耦合以接收被加权两次的Q_n样本，一次使其最高有效位归零(0，Qn)，并且再次使其两个最高有效位归零(0，0，Qn)。类似地，求和器704也被耦合从而以两种加权的形式来接收Q_n+1样本，一次使两个最高有效位归零，并且再次使三个最高有效位归零。因此，求和器704产生形式.75Q_n+.125Q_n+1的加权的回波信号。以类似的方式，求和器706被耦合以产生形式.125Q_n+.75Q_n+1的加权的回波信号。Q_n样本和这两个加权的样本值被应用于多路复用器708的三个输入部，并且通过由聚焦控制电路646提供的SSD选择信号选择所应用的值中的一个作为多路复用器输出值。将所选择的精细延迟的值计时到寄存器710中以进行重新同步，并且将其应用于针对该多线的求和器605。图8示出了典型的超声回波信号的三个相移，其能够由图7的子样本延迟FIR滤波器产生。如所示的，利用该电路能够实现基本采样时钟频率的0、1/3和2/3的延迟值。

用于降低功耗的图5的数字ASIC的重要特征在于：ADC 603和随后的数字波束形成(数字延迟604和求和器605)位于相同的集成电路封装中。这消除了将数据从一个封装中的ADC传输到另一个封装中的数字波束形成器的需要，这将需要增加功率以便通过中间IC引脚、PCB迹线和连接焊盘将信号从一个封装驱动到另一封装。通过使用封装内互连来节省功率。尽管数字ASIC封装能够采用堆叠管芯(die)或多芯片模块，但是优选ADC与数字波束形成器电路位于相同的硅管芯上。

应当注意，上文所描述的并且由图1和图2的示例性超声系统所图示的各种实施例可以是以硬件、软件或者其组合来实施的。超声系统的各种实施例和/或部件，例如模块，或者其中的部件和控制器，也可以被实施为一个或多个计算机或微处理器的部分。所述计算机或处理器可以包括计算设备、输入设备、显示单元和接口，例如用于访问因特网。所述计算机或处理器可以包括微处理器。所述微处理器可以被连接到通信总线，例如，以访问PACS系统。所述计算机或处理器还可以包括存储器。所述存储器设备可以包括随机存取存储器(RAM)和只读存储器(ROM)。所述计算机或处理器还可以包括存储设备，所述存储设备可以是硬盘驱动器或可移除存储驱动器，诸如软盘驱动器、光盘驱动器、固态拇指驱动器等。所述存储设备还可以是用于将计算机程序或其他指令加载到计算机或处理器中的其他类似器件。

如在本文中所使用的，术语“计算机”或“模块”或“处理器”可以包括任何基于处理器或基于微处理器的系统，包括使用微控制器、精简指令集计算机(RISC)、ASIC、逻辑电路和任何其他电路的系统，或者能够执行在本文中所描述的功能的处理器。以上范例仅仅是示例性的，并且因此并不旨在以任何方式限制这些术语的定义和/或含义。

所述计算机或处理器执行被存储在一个或多个存储元件中的一组指令，以便处理输入数据。所述存储元件还可以根据期望或需要来存储数据或其他信息。所述存储元件可以是在处理机器内的信息源或物理存储元件的形式。

包括微波束形成器的超声系统的指令集可以包括各种命令，其指示计算机或处理器作为处理机器来执行特定操作，诸如本发明的各种实施例的方法和过程。所述指令集可以是软件的形式程序。所述软件可以是各种形式，诸如系统软件或应用软件，并且其可以被体现为有形并且非瞬态计算机可读介质。此外，所述软件可以是单独的程序或模块的集合、在较大程序内的程序模块或者程序模块的部分的形式。所述软件还可以包括面向对象编程的形式的模块化编程。由所述处理机器对输入数据的处理可以响应于操作员命令，或者响应于先前处理的结果，或者响应于由另一处理机器做出的请求。在图2的超声系统中，例如，由来自主机超声系统的微波束形成器的FPGA 104接收所述软件指令。然后，FPGA将软件指令应用于模拟和数字ASIC 102和ASIC 103，以通过软件指令来控制微波束形成器结构部件的操作。

此外，以下权利要求的限制不是以功能加模块格式写的，并且并不意图基于35U.S.C112第六段来解释，除非并且直到这样的权利要求限制明确使用短语“用于…的模块”，然后是没有进一步的结构的功能的陈述。

Claims (15)

1.一种用于数字微波束形成的超声探头，包括：

阵列换能器，其适于扫描目标区域并且被耦合到数字微波束形成器；和

所述数字微波束形成器，其包括：

包括多个放大器的模拟专用集成电路，所述多个放大器被配置为接收来自所述阵列换能器的换能器元件的模拟回波信号；

数字专用集成电路(ASIC)，其包括：

低功率ADC，其被配置为接收来自所述放大器的放大的模拟回波信号并且将所述放大的模拟回波信号转换为数字回波数据；

数字波束形成电路，其被耦合到所述低功率ADC并且被配置为产生数字波束形成的回波信号，

其中，所述数字波束形成电路被配置为在核心时钟频率下操作，所述核心时钟频率低于所述数字专用集成电路(ASIC)操作的时钟频率。

2.根据权利要求1所述的超声探头，其中，所述低功率ADC和所述数字波束形成电路位于所述数字专用集成电路上。

3.根据权利要求2所述的超声探头，其中，所述低功率ADC和所述数字波束形成电路位于所述数字专用集成电路中的堆叠管芯上。

4.根据权利要求2所述的超声探头，其中，所述数字专用集成电路包括多芯片模块，所述多芯片模块包含所述低功率ADC和所述数字波束形成电路。

5.根据权利要求2所述的超声探头，其中，所述低功率ADC和所述数字波束形成电路位于所述数字专用集成电路中的相同硅管芯上。

6.根据权利要求5所述的超声探头，其中，所述数字专用集成电路包括数字电路，所述数字电路被配置为以大于所述核心时钟频率的频率来计时。

7.根据权利要求6所述的超声探头，其中，所述数字专用集成电路包括数字电路，所述数字电路被配置为以所述核心时钟频率的至少两倍的频率来计时。

8.根据权利要求7所述的超声探头，其中，所述数字专用集成电路包括数字电路，所述数字电路被配置为以所述核心时钟频率的至少八倍的频率来计时。

9.根据权利要求1所述的超声探头，其中，所述数字专用集成电路被配置为在一伏或更低的电源电压下操作。

10.根据权利要求1所述的超声探头，其中，所述低功率ADC包括Δ-Σ型模数转换器。

11.根据权利要求1所述的超声探头，其中，所述低功率ADC包括逐次逼近型模数转换器。

12.根据权利要求7所述的超声探头，其中，所述低功率ADC位于所述数字专用集成电路上，并且所述数字波束形成电路位于分离的互连的专用集成电路上；并且

其中，所述探头被配置为以所述专用集成电路的所述核心时钟频率的频率的至少两倍的频率在两个专用集成电路之间传输数字波束形成的数据。

13.根据权利要求12所述的超声探头，其中，所述数字波束形成电路被配置为三十二个数字波束形成通道。

14.根据权利要求13所述的超声探头，包括四个数字专用集成电路。

15.根据权利要求1所述的超声探头，还包括多个高压发射器，所述多个高压发射器位于模拟专用集成电路上并且被耦合到所述阵列换能器的元件，

其中，所述放大器位于所述模拟专用集成电路上。

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