CN109634583B - 一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件及存储装置 - Google Patents

一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件及存储装置 Download PDF

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Abstract

本发明涉及一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件及存储装置，所述硬件包括：初始化模块(10)，用于计算需要访问的颜色数据地址；Cache内存模块(20)，用于提供调用函数；Cache核模块(30)，用于根据所述颜色数据地址对所述调用函数进行调用，实现读Cache核操作和写Cache核操作。本发明的这种硬件，为颜色缓冲单元提供了一个通用的cachecore模型，解决了片外DDR访问带宽有限的限制问题。

Description

一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件 及存储装置
技术领域
本发明属于计算机硬件建模技术领域，具体涉及一种基于SystemC和 TLM模型的GPU颜色存储Cache模块的硬件及存储装置。
背景技术
随着图形化应用的不断增加，早期单靠CPU进行图形绘制的解决方案已经难以满足成绩和技术增长的图形处理需求，图形处理器(Graphic Processing Unit，GPU)应运而生。图形处理器是一种专门在个人电脑、工作站、游戏机和一些移动设备(如平板电脑、智能手机等)上图像运算工作的微处理器，它的主要用途是将计算机系统所需要的显示信息进行转换驱动，并向显示器提供行扫描信号，控制显示器的正确显示，是连接显示器和个人电脑主板的重要元件，也是“人机对话”的重要设备之一。显卡作为电脑主机里的一个重要组成部分，承担输出显示图形的任务，对于从事专业图形设计的人来说显卡非常重要。
目前，我国GPU研制能力薄弱，各领域显示控制系统中大量采用国外进口的商用GPU芯片。尤其是在军用领域中，国外进口商用GPU芯片存在安全性、可靠性、保障性等方面的隐患，无法满足军用环境的需求。片外DDR SDRAM(Double Data Rate SynchronousDynamic Random Access Memory，双倍速率同步动态随机存储器)作为系统中深度、颜色、纹理及其他颜色数据的存储器，其访问带宽有限，在颜色数据量非常大的情况下，不可能实现片上SRAM(Static Random-Access Memory，静态随机存取存储器)存储。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于SystemC 和TLM模型的GPU颜色存储Cache模块的硬件及存储装置，本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种基于SystemC和TLM模型的GPU颜色存储 Cache模块的硬件，包括：
初始化模块，用于计算需要访问的颜色数据地址；
Cache内存模块，用于提供调用函数；
Cache核模块，用于根据所述颜色数据地址对所述调用函数进行调用，实现读Cache核操作和写Cache核操作。
在本发明的一个实施例中，所述初始化模块与所述Cache核模块通过事务级接口连接，所述Cache核模块与所述Cache内存模块通过事务级接口连接。
在本发明的一个实施例中，所述调用函数包括：
命中Cache块函数、查询索引块地址函数、查询脏位函数、更新脏位函数、设置块地址函数、设置块有效函数、写内存函数、读内存函数。
在本发明的一个实施例中，所述Cache核模块包括：
读Cache核单元、写Cache核单元、更新Cache块单元；其中，
所述读Cache核单元分别调用所述更新Cache块单元、所述命中Cache 块函数、所述读内存函数，用于进行所述读Cache核操作；
所述写Cache核单元分别调用所述更新Cache块单元、所述命中Cache 块函数、所述更新脏位函数、所述设置块有效函数、所述写内存函数，用于进行所述写Cache核操作；
所述更新Cache块单元分别调用所述查询索引块地址函数、所述查询脏位函数、所述设置块地址函数、所述设置块有效函数、所述写内存函数、所述读内存函数，用于进行更新Cache核操作。
在本发明的一个实施例中，所述读Cache核单元分别通过事务级接口调用所述更新Cache块单元、所述命中Cache块函数、所述读内存函数；
所述写Cache核单元分别通过事务级接口调用所述更新Cache块单元、所述命中Cache块函数、所述更新脏位函数、所述设置块有效函数、所述写内存函数；
所述更新Cache块单元分别通过事务级接口调用所述查询索引块地址函数、所述查询脏位函数、所述设置块地址函数、所述设置块有效函数、所述写内存函数、所述读内存函数。
在本发明的一个实施例中，在所述命中Cache块函数和所述查询索引块地址函数中，Cache块中的颜色数据通过全相联的方式进行映射。
本发明的另一个实施例提供了一种基于SystemC和TLM模型的GPU 颜色存储Cache模块的硬件的存储装置，包括上述实施例所述的基于 SystemC和TLM模型的GPU颜色存储Cache模块的硬件，还包括：DDR、 IPU以及ROU；
所述IPU、所述ROU分别与所述硬件通过事务级接口连接，用于发出指令，所述指令包括：读Cache核指令、写Cache核指令；
所述DDR与所述Cache核模块通过事务级接口连接，用于实现所述读 Cache核操作和所述写Cache核操作的后续颜色存储。
与现有技术相比，本发明的有益效果：
1.本发明通过采用SystemC语言和TLM方法解决了GPU中大量缓存颜色数据在模块交互的过程中的缓冲建模问题，为颜色缓冲单元提供了一个通用的cachecore模型，解决了片外DDR访问带宽有限的限制问题，同时也解决了加快仿真速度的问题；
2.本发明中的硬件及存储装置的各功能模块之间通过事务级接口进行连接，可以区分行为发起操作方和颜色数据流向，较少了代码量和工作量，提高了工作效率。
附图说明
图1为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache块的硬件的结构示意图；
图2为本发明实施例提供的另一种基于SystemC和TLM模型的GPU 颜色存储Cache块的硬件的结构示意图；
图3为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件的存储装置的结构示意图；
图4为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache块的硬件的存储装置的读Cache核的流程示意图；
图5为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache块的硬件的存储装置的写Cache核的流程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请同时参见图1和图2，图1为本发明实施例提供的一种基于SystemC 和TLM模型的GPU颜色存储Cache块的硬件的结构示意图，图2为本发明实施例提供的另一种基于SystemC和TLM模型的GPU颜色存储Cache 块的硬件的结构示意图。
本发明通过采用SystemC语言和TLM(transformation level modeling，事务级建模)方法实现了GPU存储Cache模块的硬件建模，System C是一种软/硬件协同设计语言，一种新的系统级建模语言。它包含了一系列C++ 的类和宏，并且提供了一个事件驱动的模拟核，使得系统的设计者能够用 C++的词法模拟并行的进程。模型中的各个操作均通过SystemC语言来实现，此外，模型中各功能模块通过事务级接口的函数、而不是通过硬件信号的连接来实现通信的。本发明的硬件通过和DDR40相互作用，完成颜色数据量的缓存。
一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件，包括：
初始化模块10，用于计算需要访问的颜色数据地址；
Cache内存模块20，用于提供调用函数；
Cache核模块30，用于根据颜色数据地址对调用函数进行调用，实现读Cache核操作和写Cache核操作。
需要说明的是，在图1中，Pre_process_before_acess_cache_core为初始化单元10。
此外，Cache是指通用高速缓冲存储器，在本发明实施例中，设计了用来缓存DDRSDRAM中的颜色数据的Cache模块，称为Cache_core。
进一步地，调用函数包括：命中Cache块函数4、查询索引块地址函数5、查询脏位函数6、更新脏位函数7、设置块地址函数8、设置块有效函数 9、写内存函数8、读内存函数11。
进一步地，在图2中，Match_block_tag为命中Cache块函数4； Quary_block_replace_index为查询索引块地址函数5；Quary_block_dirty_bit 为查询脏位函数6；Set_block_dirty_bit为更新脏位函数7；Set_block_addr 为设置块地址函数8；Set_block_valid为设置块有效函数9；write为写内存函数8；read为读内存函数11。
进一步地，初始化模块10与Cache核模块30通过事务级接口连接， Cache核模块30与Cache内存模块20通过事务级接口连接。
该事务级接口可以区分行为发起操作方和颜色数据流向，而一般的连接方式仅仅只能表示颜色数据流向。
请参见表1，表1对图1和图2中出现的图标识进行了说明。
Figure GDA0003578743650000061
表1图1中的图标识说明
进一步地，Cache核模块30包括：读Cache核单元1、写Cache核单元2、更新Cache块单元3；其中，
读Cache核单元1分别调用更新Cache块单元3、命中Cache块函数4、读内存函数11。
通过更新Cache块单元3、命中Cache块函数4、读内存函数11的作用，完成读Cache核的操作。
需要说明的是，读Cache核单元1分别通过事务级接口调用更新Cache 块单元3、命中Cache块函数4、读内存函数11。
进一步地，写Cache核单元2分别调用更新Cache块单元3、命中Cache 块函数4、更新脏位函数7、设置块有效函数9、写内存函数8。
通过更新Cache块单元3、命中Cache块函数4、更新脏位函数7、设置块有效函数9、写内存函数8的作用，完成写Cache核操作。
需要说明的是，写Cache核单元2分别通过事务级接口调用更新Cache 块单元3、命中Cache块函数4、更新脏位函数7、设置块有效函数9、写内存函数8。
进一步地，更新Cache块单元3分别调用查询索引块地址函数5、查询脏位函数6、设置块地址函数8、设置块有效函数9、写内存函数8、读内存函数11。
需要说明的是，更新Cache块单元3分别通过事务级接口调用查询索引块地址函数5、查询脏位函数6、设置块地址函数8、设置块有效函数9、写内存函数8、读内存函数11。
此外，在命中Cache块函数4、查询索引块地址函数5中，Cache块中的颜色数据有三种映射方式：1.直接映射；2.组相联；3.全相联。
直接映射是指Cache块中只有一个位置可以存放对应颜色数据；组相联是指Cache块中有多个地方可以放置颜色数据；全相联是指Cache块中任何地方都可以放置颜色数据。
本申请的颜色数据采用全相联的方式进行映射，可以使Cache块中缓存更多的颜色数据。
请参见图3，图3为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件的存储装置的结构示意图，包括基于 SystemC和TLM模型的GPU颜色存储Cache模块的硬件，还包括：DDR40、 IPU50以及ROU60；
所述IPU50、所述ROU60分别与所述硬件通过事务级接口连接，用于发出指令，指令包括：读Cache核指令、写Cache核指令；
DDR40与Cache核模块30通过事务级接口连接，用于实现读Cache 核操作和写Cache核操作的后续颜色存储。
IPU(Image Processing Unit，图像处理单元)50和ROU(Rasterizing OperatingUnit，片段处理单元)60向硬件中写入或读出颜色数据，在颜色存储模块中进行缓存，在经过后续一系列操作将颜色数据写入DDR40中。
此外，IPU50主要对颜色数据进行颜色查表、卷积、缩放偏移、颜色矩阵、柱状图和最大最小功能，而ROU60模块主要对颜色数据进行测试(裁剪测试、Alpha测试、深度测试、模板测试)、混合、屏蔽、逻辑等操作，本发明不对其具体功能进行详细描述。
当需要进行读Cache核操作时，IPU50或者ROU60发出读Cache核指令，读Cache核单元1接收到读Cache核指令后，调用初始化模块10计算出需要读取的颜色数据地址。
请参加图4，图4为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache块的硬件的存储装置的读Cache核的流程示意图，读操作包括以下步骤：
在命中Cache块函数4中检测是否命中cache块；
若是，则直接从Cache块中读取第一颜色数据；若否，则通过下一级mem向DDR40中读取第二颜色数据，并根据更新Cache块单元3更新当前的Cache块，再根据读内存函数11从Cache块中读取颜色数据。
图4中的Read_next_level_mem即为通过下一级mem向DDR中读取颜色数据。
需要说明的是，下一级mem为连接Cache块和DDR40的接口。
需要说明的是，Cache模块中有存放数据的块，称为Cache块，如果按所给地址，这一个Cache块中没有所需数据，则Cache模块会访问主存，也就是DDR40。
当需要进行写Cache核操作时，IPU50或者ROU60发出写Cache核指令进行缓存，写Cache核单元2接收到写Cache核指令后，调条用初始化模块10计算出需要写入的颜色数据地址，进行写Cache核操作。
请参见图5，图5为本发明实施例提供的一种基于SystemC和TLM模型的GPU颜色存储Cache块的硬件的存储装置的写Cache核的流程示意图，写cache核操作包括以下步骤：
在命中Cache块函数4中检测是否命中Cache块；
若是，则直接向Cache块中写入第三颜色数据，通过设置块有效函数9 将Cache块设置为有效，并根据配置写策略，若配置为写回，则通过写内存函数8在向Cache块中写入第三颜色数据后，通过更新脏位函数7将脏位更新，表示此Cache块被替换；若配置为写穿，则将第三颜色数据通过下一级mem单元写入DDR 40中；若否，则根据配置写策略，若配置为非写分配法，则将第三颜色数据通过下一级mem单元写入DDR40中；若配置为写分配法，则通过下一级mem单元从DDR40中读取要向Cache块中写入的第四颜色数据；通过更新Cache块单元3进行Cache块的更新之后，再将第四颜色数据写入更新后的Cache块中，再根据配置写策略，若配置为写回，则通过写内存函数8向Cache块中写入颜色数据后，通过更新脏位函数7更新脏位，表示此Cache块被替换；若配置为写穿，则通过写内存函数8在向Cache块中写入第四颜色数据后，同时将第四颜色数据更新通过下一级mem单元更新至DDR40中。
图5中的Write_next_level_mem即为通过下一级mem从DDR40中写入颜色数据。
进一步地，在进行读Cache核操作和写Cache核操作时没有命中的情况下，需要更新Cache块，更新Cache块的流程为：
首先通过查询索引块地址函数5得到需要更新的Cache块的索引字段，在更新过程中，需要替换Cache内存模块20中的某一Cache块，此时，通过查询脏位函数6查询是否存在脏位，若存在脏位，则需要使用读内存函数13将对应的Cache块中的数据读出，把代替换的Cache块内容通过写内存函数8和下一级mem写回至DDR40中，然后写入新的Cache块数据进行替换，替换完成后，通过设置块地址函数8设置Cache块的地址并通过设置块有效函数9将Cache块的Valid位置有效。
此外，当寄存器配置上有变化时，就需要刷新Cache块，使其保持数据的一致性，此时，还需要用到清除脏位函数和查询块地址函数，本发明不对刷新功能进行过多介绍。
本发明通过采用SystemC语言和TLM方法解决了GPU中大量缓存颜色数据在模块交互的过程中的缓冲建模问题，为颜色缓冲单元提供了一个通用的cachecore模型，解决了片外DDR访问带宽有限的限制问题，解决了加快仿真速度的问题；
本发明中的硬件及存储装置的各功能模块之间通过事务级接口进行连接，可以区分行为发起操作方和颜色数据流向，较少了代码量和工作量，提高了工作效率。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (3)

1.一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件，其特征在于，包括：
初始化模块(10)，用于计算需要访问的颜色数据地址；
Cache内存模块(20)，用于提供调用函数；
Cache核模块(30)，用于根据所述颜色数据地址对所述调用函数进行调用，实现读Cache核操作和写Cache核操作；
所述初始化模块(10)与所述Cache核模块(30)通过事务级接口连接，所述Cache核模块(30)与所述Cache内存模块(20)通过事务级接口连接；
所述调用函数包括：
命中Cache块函数(4)、查询索引块地址函数(5)、查询脏位函数(6)、更新脏位函数(7)、设置块地址函数(8)、设置块有效函数(9)、写内存函数(10)、读内存函数(11)；
所述Cache核模块(30)包括：
读Cache核单元(1)、写Cache核单元(2)、更新Cache块单元(3)；其中，
所述读Cache核单元(1)分别调用所述更新Cache块单元(3)、所述命中Cache块函数(4)、所述读内存函数(11)，用于进行所述读Cache核操作；
所述写Cache核单元(2)分别调用所述更新Cache块单元(3)、所述命中Cache块函数(4)、所述更新脏位函数(7)、所述设置块有效函数(9)、所述写内存函数(8)，用于进行所述写Cache核操作；
所述更新Cache块单元(3)分别调用所述查询索引块地址函数(5)、所述查询脏位函数(6)、所述设置块地址函数(8)、所述设置块有效函数(9)、所述写内存函数(8)、所述读内存函数(11)，用于进行更新Cache核操作；
所述读Cache核单元(1)分别通过事务级接口调用所述更新Cache块单元(3)、所述命中Cache块函数(4)、所述读内存函数(11)；
所述写Cache核单元(2)分别通过事务级接口调用所述更新Cache块单元(3)、所述命中Cache块函数(4)、所述更新脏位函数(7)、所述设置块有效函数(9)、所述写内存函数(8)；
所述更新Cache块单元(3)分别通过事务级接口调用所述查询索引块地址函数(5)、所述查询脏位函数(6)、所述设置块地址函数(8)、所述设置块有效函数(9)、所述写内存函数(8)、所述读内存函数(11)。
2.根据权利要求1所述的基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件，其特征在于，在所述命中Cache块函数(4)和所述查询索引块地址函数(5)中，Cache块中的颜色数据通过全相联的方式进行映射。
3.一种基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件的存储装置，其特征在于，包括权利要求1或2所述的基于SystemC和TLM模型的GPU颜色存储Cache模块的硬件，还包括：DDR(40)、IPU(50)以及ROU(60)；
所述IPU(50)、所述ROU(60)分别与所述硬件通过事务级接口连接，用于发出指令，所述指令包括：读Cache核指令、写Cache核指令；
所述DDR(40)与所述Cache核模块(30)通过事务级接口连接，用于实现所述读Cache核操作和所述写Cache核操作的后续颜色存储。
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Publication number Priority date Publication date Assignee Title
CN115719047B (zh) * 2022-11-14 2023-06-06 沐曦集成电路(上海)有限公司 基于波形gpu联合仿真系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU739533B2 (en) * 1997-04-30 2001-10-18 Canon Kabushiki Kaisha Graphics processor architecture
FR3011108A1 (fr) * 2013-09-24 2015-03-27 St Microelectronics Grenoble 2 Procede de gestion de memoire en simulation hybride pour systemes-sur-puce
CN104158863A (zh) * 2014-08-02 2014-11-19 成都致云科技有限公司 基于事务级别全程高速缓冲的云存储机制
CN105550443B (zh) * 2015-12-11 2019-05-28 中国航空工业集团公司西安航空计算技术研究所 一种基于SystemC周期精确的统一染色器阵列TLM模型
US10089014B2 (en) * 2016-09-22 2018-10-02 Advanced Micro Devices, Inc. Memory-sampling based migrating page cache
CN106683158B (zh) * 2016-12-12 2020-06-09 中国航空工业集团公司西安航空计算技术研究所 一种GPU纹理映射非阻塞存储Cache的建模系统
CN106683171B (zh) * 2016-12-12 2020-04-28 中国航空工业集团公司西安航空计算技术研究所 一种GPU多线程纹理映射SystemC建模结构
CN108022269B (zh) * 2017-11-24 2021-09-14 中国航空工业集团公司西安航空计算技术研究所 一种GPU压缩纹理存储Cache的建模系统

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