CN109613536A - 一种星载sar实时处理装置及方法 - Google Patents

Abstract

本发明公开了一种星载SAR实时处理装置及方法。其装置包括第一FPGA、第二FPGA、SOC、第一DDR2、第二DDR2、第三DDR2、第一SRAM、第二SRAM。选用改进型RD或CS成像算法为星载SAR实时处理算法，分两级处理分别实现数据预处理和成像算法。本发明通过分级处理、FPGA同步流水计算以及并行转置存取等方法，使得较低性能的国产化、宇航级处理芯片能够满足星载SAR实时处理的性能要求。

Description

一种星载SAR实时处理装置及方法

技术领域

本发明涉及SAR实时成像处理技术领域，尤其涉及的是一种星载SAR实时处理装置及方法。

背景技术

星载合成孔径雷达(SAR)由于其不受天气、气候的影响，能全天时、全天候、高分辨率、大区域对地观测，已经成为空间对地观测的重要手段。随着分辨率、测绘带宽的不断提高，SAR卫星获取的回波数据量及相应的数据传输速率成数十倍增长，这给星载SAR数据处理带来了巨大压力。目前，SAR遥感卫星任务链主要由地面任务规划、遥感数据星上存储、星地数传、地面接收处理等环节组成，因此普遍存在星上存储无效数据多、卫星载荷利用率低、星地数传压力大、系统反应时间长、地面接收处理系统复杂等问题，在星上实现SAR实时处理可有效提高地面目标区域的长时间连续观测，缓解数传压力、提高卫星系统快速响应能力的问题，降低卫星成本，实现广泛应用和产业化发展。

根据星载SAR应用需求，星上SAR实时处理系统受体积、重量、功耗等严格约束。FPGA在星上电子设备中有很多成熟的应用，具有丰富的逻辑资源和强大的并行处理能力以及丰富的IO资源，同时FPGA比通用CPU、DSP和GPU，具有更高的实时性和更低的功耗，是首选的星上高性能处理器。

随着我国半导体技术的不断发展，国产化的宇航级FPGA、微处理器、存储器芯片已经得到在轨应用，相关技术已经成熟。复旦微电子FPGA芯片JFM4VSX55RT已应用于卫星导航等重大航天工程项目。珠海欧比特的SOC和存储器系列产品也应用于卫星遥感、卫星导航等重大航天工程项目。

SAR实时成像计算量大、数据存储量大，高效率的实现矩阵转置相对复杂，星载实时处理如果选择的国产化、宇航级的器件，相比于常规机载，在FPGA规模、存储器读取速度等性能指标上器件的差距很大，继续采用机载SAR设计架构已经满足不了星载SAR的应用需求。

发明内容

本发明所要解决的技术问题在于：如何基于分级处理、FPGA同步流水计算以及并行转置存取的方法，使得较低性能的国产化、宇航级处理芯片能够满足星载SAR实时处理的性能要求，并提供了一种星载SAR实时处理装置及方法。

本发明是通过以下技术方案解决上述技术问题的，本发明包括：第一FPGA、第二FPGA、SOC、第一DDR2、第二DDR2、第三DDR2、第一SRAM、第二SRAM；

所述第一FPGA，用于完成距离向FFT、距离压缩因子复乘、距离向IFFT运算，并实现有效距离截取；所述第一FPGA通过对外数据通道接收SAR数据回波输入；

所述第二FPGA，用于完成方位向FFT、第一方位因子复乘、矩阵转置、距离向FFT、距离向因子复乘、距离向IFFT、矩阵转置、第二方位因子复乘、方位向IFFT和求模，实现成像处理；所述第二FPGA与第一FPGA连接，用于将预处理后数据通过数据通道发送至第二级处理，两者间通过数据通道传输控制和参数/状态；

所述SOC，根据回波中提取的雷达系统参数、星历参数完成各级复乘因子的相位计算以及系统控制；所述第一FPGA、第二FPGA分别与所述SOC连接，用于将参数发送至所述SOC，所述SOC通过本地总线将复乘因子的相位计算结果和控制信号发送至各级FPGA；

所述第一DDR2、所述第二DDR2分别与所述第一FPGA连接，用于乒乓存放整幅SAR成像数据；

所述第一SRAM、所述第二SRAM分别与所述第二FPGA连接，用于完成SAR数据临时缓冲实现流水处理，配合FPGA实现矩阵转置；

所述第三DDR2与所述第二FPGA连接，用于存放整幅SAR成像数据；

所述第一FPGA内部通过采用FIFO实现速率和位宽转换，以实现第一FPGA内部处理与第一、第二DDR2接口速率匹配。

所述第二FPGA内部采用位宽转换FIFO实现速率和位宽转换，以实现第二FPGA内部处理与第一、第二SRAM接口速率匹配；

所述第一SRAM、第二SRAM与所述第三DDR2进行数据交换时，通过FIFO完成SRAM与DDR2速率匹配。

所述矩阵转置是指第三DDR2采用矩阵分块映射法，将SAR数据矩阵划分成多个子阵，子阵按N﹡N大小，每个子阵在第三DDR2中连续存放；距离向处理时，可将N组方位向数据连续取出，方位向处理时，将N组距离向数据连续取出，通过FPGA的SRAM地址映射表连续写入到SRAM；从SRAM写入数据到第三DDR2是读出的逆过程，按第三DDR2连续地址的方式从SRAM读出数据，再按顺序写入第三DDR2。

压缩处理过程中，如果复乘数据按逆序输入，相位数据通过地址反转实现逆序匹配。

采用改进型RD或CS成像算法，包括两级处理，第一级实现数据预处理完成有效距离截取和整幅SAR成像数据缓存，以减少后续处理数据量提高后级处理效率，第二级实现成像算法。

第一级处理方法包括以下步骤：

(1)所述第一FPGA通过外部数据通道接收数据，并乒乓FIFO缓存回波数据；

(2)FIFO缓存完一条距离线数据后，将数据读出，并送至第一FPGA的FFT+复乘+IFFT模型中，实现距离压缩；

(3)距离向数据截取后，被依次写入所述第一DDR2，当缓存到一幅SAR成像的数据后，所述第一DDR2开始采用数据通道转发数据到后一级处理。并由第二DDR2缓存下一幅SAR成像的数据。

第二级处理方法包括以下步骤：

(1)所述第二FPGA按距离线接收数据，并存储到所述第一SRAM；当所述第一SRAM收到N条距离线后，将数据缓存到所述第二SRAM，所述第一SRAM并通过矩阵分块映射，把数据存储到所述第三DDR2中；依此类推，完成整幅数据的分块存储；

(2)按方位向读取N条方位线到所述第一SRAM，当数据传输完成后，从所述第一SRAM读取一条方位线，送至所述第二FPGA的FFT+复乘模型中，复乘的相位为逆序提供，处理后的结果按逆序存储至所述第一SRAM，当N条方位线处理完成后，切换所述第二SRAM的数据进行如第一SRAM所用方式处理，而所述第一SRAM先后完成本组数据储存和下组数据读取；依次类推，完成方位向FFT变换和第一方位因子补偿；

(3)按距离向读取N条距离线到所述第一SRAM，当数据传输完成后，从所述第一SRAM读取一条距离线，送至所述第二FPGA的FFT+复乘+IFFT模型中，处理结果正序存储至第一片SRAM，当N条距离线处理完成后，切换第二片SRAM的数据进行上述处理，而第一片SRAM先后完成数据储存和下一组数据读取；依次类推，完成距离FFT、距离向因子补偿以及距离IFFT；

(4)当数据传输完成后，从所述第一SRAM读取一条按逆序存储的方位线，逆序方位线和逆序相位送至所述第二FPGA的复乘+IFFT以及求模模块中，处理后结果正序存储至所述第一SRAM，当N条方位线处理完成后，切换所述第二SRAM的数据进行上述处理，而所述第一SRAM先后完成本组数据储存和下组数据读取；依次类推，完成第二方位因子补偿、方位IFFT以及求模。

本发明相比现有技术重点解决国产化、宇航级元器件FPGA内部存储器资源少，处理能力弱以及存储器速度慢的难点，并具有以下优点：

(1)采用分级处理方式提高了处理效率，同时降低对单片FPGA资源的需求。通过预处理的实时脉压处理和有效数据截取，可有效减少了后续处理的计算量，通过交叠孔径数据复用进一步提高处理效率。

(2)采用外扩SRAM减少FPGA内部存储器资源。依据SRAM存储器读写频率和FPGA内部处理频率的特性，在达到FPGA处理性能最优的同时，通过扩展SRAM位宽，实现外部数据读写速率与内部处理时钟同步，速率一致，数据从SRAM读出、FPGA处理、SRAM写入的全流程处理中，避免了缓存处理，提高处理效率，减少FPGA内部存储器资源的使用。

(3)采用乒乓SRAM实现计算与矩阵转置存取的并行处理。

(4)采用SRAM和DDR2实现高效的矩阵转置，DDR2采用矩阵分块映射法，即将SAR数据矩阵划分成多个子阵，子阵按32X32大小，每个子阵在DDR2中连续存放。距离向处理时，可将32组方位向数据连续取出，方位向处理时，可将32组距离向数据连续取出，通过FPGA的SRAM地址映射表连续写入到SRAM。同理，从SRAM写入数据到DDR2是读出的逆过程，按DDR2连续地址的方式从SRAM读出数据，再按顺序写入DDR2。采用上述方法，解决矩阵转置读写引起的DDR2频繁地址跳变导致地激活和预充电消耗，大大提高矩阵转置效率。

(5)采用相位参数地址反转和FFT/IFFT逆序输出实现高效的压缩处理。在成像处理中，距离向和方位向的FFT与IFFT均成对出现，即采用FFT+复乘+IFFT处理。FFT+复乘+IFFT处理中，不论一次完成或分步骤完成，均采用FFT逆序输出，相位参数按逆序提供，输出的逆序数据进入IFFT模块后，自动转换成正序输出。相位参数逆序可以利用相位参数RAM中地址反转实现，即A0-An转成An-A0。

附图说明

图1是本发明的系统框图；

图2是系统成像处理流程；

具体实施方式

下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

本实施例基于微处理器(SOC/MCU/DSP)+FPGA构架，采用FPGA芯片(如JFM4VSX55RT)为高性能处理器，实现高性能FFT、复乘、查表(如COS/SIN等)以及矩阵转置控制；采用国产化的微处理器(如欧比特SOC芯片S698PM)做为核心处理器，实现系统控制、参数计算；外挂大容量动态存储器(如DDR2VD2D8G08xS88xx8U4H)实现星载SAR成像数据存储。采用乒乓静态存储器(如SRAM VDSR16M32RS64MS4V12)完成SAR数据临时缓冲实现处理，配合FPGA实现矩阵转置；采用本地总线、1553B、SPACEWIRE、通用串行接口作为系统控制、参数接口。

上述器件的选型是根据特定需求，以及目前国产化元器件的发展水平而定。

如图1所示，本实施例包括第一FPGA、第二FPGA、SOC、第一DDR2、第二DDR2、第三DDR2、第一SRAM、第二SRAM以及回读刷新与程序存储FLASH等主要芯片构成；其中，FPGA芯片(如JFM4VSX55RT)为高性能处理器，实现高性能FFT、复乘、查表(如COS/SIN等)以及矩阵转置控制；微处理器(如欧比特SOC芯片S698PM)做为核心处理器，实现系统控制、参数计算；外挂大容量动态存储器(如DDR2VD2D8G08xS88xx8U4H)作为共享内存，存放SAR中间处理结果；采用乒乓静态存储器(如SRAM VDSR16M32RS64MS4V12)完成SAR数据临时缓冲实现处理，配合FPGA实现矩阵转置；采用本地总线1553B、SPACEWIRE、通用串行接口作为系统控制、参数接口。

其中，第一FPGA外挂第一DDR2、第二DDR2的时钟频率为140MHz，数据宽度为16bit，第一DDR2、第二DDR2分别由两片VD2D8G08xS88xx8U4H组成，容量为2GB；第一FPGA内部处理时钟频率为120MHz，数据输出位宽为2*16bit，第一FPGA内部采用FIFO实现32bit到16bit位宽转换，实现与第一DDR2、第二DDR2接口速率和位宽匹配；

其中，第二FPGA外挂的第一SRAM、第二SRAM的时钟频率为60MHz，数据宽度为64bit，第二FPGA内部处理时钟频率为120MHz，数据输出位宽为2*16bit，第二FPGA内部采用位宽转换FIFO实现120MHz/32bit到60MHz/64bit转换，以保证与第一SRAM、第二SRAM接口速率一致；第二FPGA外挂第三DDR2的时钟频率为140MHz，时钟上下沿传输，第三DDR2由两片VD2D8G08xS88xx8U4H组成，容量2GB，当SRAM与DDR2进行数据交换时，通过FIFO完成SRAM和DDR2速率匹配；

在此需要指出，由于各种不同的应用需求，可根据具体需求调整存储器、时钟频率和位宽等，当在二级流水处理时间满足不了一级流水发送数据时序的情况，可采用二级流水多组并行的模式解决，数据通道由第一FPGA采用点对点的发送。

SOC根据回波中提取的雷达系统参数、星历参数完成各级复乘因子的相位计算，并通过本地总线发送至FPGA，由FPGA完成COS/SIN查表以及逆序相位值读取，实现复乘因子同步生成于各步骤中的复乘模块。

N条距离线、方位线以及SAR数据矩阵划分的子阵大小N﹡N，为根据项目应用需求确定，实际大小可根据应用需求自行设计，本实施例中N取32。

本实施例选用改进型RD或CS成像算法为星载SAR实时处理算法，处理流程如图2所示，主要包括两级处理，第一级数据预处理，实现有效距离截取和成像数据缓存，具体步骤是距离FFT、距离压缩因子复乘、距离IFF、有效距离截取；第二级实现成像算法，具体步骤包括方位FFT+复乘(第一方位向补偿因子)，距离FFT+复乘(距离向补偿因子)+距离IFFT，复乘(第二方位向补偿因子)+方位IFFT+求模。

作为处理的核心模块FFT核均采用Stream Pipe Line模式、选择逆序输出。输入信号为16bit(内部计算)或8bit(与回波输入信号匹配)复数，输出信号为24bit复数，复乘为24bit复数。处理后，依据数据动态范围截位变成16bit输出；根据配置的FFT核时序特性可知，最后一个数据输入到FFT核后，第一个输出的数据从FFT核流出，因此对于“FFT+复乘”、“复乘+IFFT”或“FFT+复乘+IFFT”模型来说，数据都先从SRAM依次读出，读完后，等待处理好的数据，再依次写入到SRAM中。

本实施例以条带SAR成像，孔径长度为4K，每幅图像回波输入为32K(距离)*16K(方位)，去除距离带宽后距离向点数为16K为技术要求，如图2所示，详细说明具体的实现步骤：

第一级处理包括以下步骤：

(1)成像开始，FPGA通过数据通道接收，并乒乓FIFO缓存回波数据；FIFO缓存完一条距离线数据后，将数据读出，并送至FFT+复乘+IFFT模型中，实现距离压缩。过程采用FFT+复乘+IFFT模型，其中，FFT逆序输出，相位参数按逆序提供，输出的逆序数据进入IFFT模块后，自动转换成正序输出。

(2)距离压缩后，距离向有效点数为距离点数减去脉宽点数，通过对距离向有效数据截取，后续FFT点数能从32K点减少到16K点，大大降低后续的计算量和数据存储容量。距离向数据截取后，被依次写入第一片DDR2，当DDR2缓存到一幅SAR成像的数据后，第一片DDR2开始采用数据通道转发数据到后一级处理。在条带模式下，由于两块SAR成像数据方位向存在4K长度的交叠，因此，第一片DDR2缓存数据的同时另一片DDR2也会缓存交叠的数据，这样做可以复用处理结果，节约计算资源。以此类推，可连续不断处理输入的条带SAR数据。

第二级处理包括以下步骤：

(1)预处理后数据通过数据通道发送至第二级FPGA；第二级FPGA按距离线接收数据，并存储到第一片SRAM；当第一片SRAM收到32条距离线后，数据缓存到第二片SRAM，第一片SRAM并通过矩阵分块映射，把数据存储到DDR2中。以此类推，完成整幅数据的分块存储；

(2)按方位向读取32条方位线到第一片SRAM，当数据传输完成后，从第一片SRAM读取一条方位线，送至FPGA的FFT+复乘模型中，复乘相位逆序提供，处理后的结果按逆序存储至第一片SRAM，当32条方位线处理完成后，切换第二片SRAM的数据进行上述处理，而第一片SRAM先后完成本组数据储存和下组数据读取。依次类推，完成方位向FFT变换和第一方位因子补偿。

(3)按距离向读取32条距离线到第一片SRAM，当数据传输完成后，从第一片SRAM读取一条距离线，送至FPGA的FFT+复乘+IFFT模型中，处理过程类似于第一级处理的步骤1，处理结果正序存储至第一片SRAM，当32条距离线处理完成后，切换第二片SRAM的数据进行上述处理，而第一片SRAM先后完成数据储存和下一组数据读取。依次类推，完成距离FFT、距离向因子补偿以及距离IFFT。

如果内部资源使用较多，可将距离FFT+复乘(距离向补偿因子)+距离IFFT分成两个部分，先完成FFT并回写SRAM，再从SRAM读出做IFFT，但计算速度上会慢一些。

(4)按方位向读取32条方位线到第一片SRAM，当数据传输完成后，从第一片SRAM读取一条按逆序存储的方位线，逆序方位线和逆序相位送至FPGA的复乘+IFFT以及求模模块中，处理后结果正序存储至第一片SRAM，当32条方位线处理完成后，切换第二片SRAM的数据进行上述处理，而第一片SRAM先后完成本组数据储存和下组数据读取。依次类推，完成第二方位因子补偿、方位IFFT以及求模。至此，完成整个成像处理过程。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种星载SAR实时处理装置，其特征在于，包括：第一FPGA、第二FPGA、SOC、第一DDR2、第二DDR2、第三DDR2、第一SRAM、第二SRAM；

所述第一FPGA，用于完成距离向FFT、距离压缩因子复乘、距离向IFFT运算，并实现有效距离截取；所述第一FPGA通过对外数据通道接收SAR数据回波输入；

所述第二FPGA，用于完成方位向FFT、第一方位因子复乘、矩阵转置、距离向FFT、距离向因子复乘、距离向IFFT、矩阵转置、第二方位因子复乘、方位向IFFT和求模，实现成像处理；所述第二FPGA与第一FPGA连接，用于将预处理后数据通过数据通道发送至第二级处理，两者间通过数据通道传输控制和参数/状态；

所述SOC，根据回波中提取的雷达系统参数、星历参数完成各级复乘因子的相位计算以及系统控制；所述第一FPGA、第二FPGA分别与所述SOC连接，用于将参数发送至所述SOC，所述SOC通过本地总线将复乘因子的相位计算结果和控制信号发送至各级FPGA；

所述第一DDR2、所述第二DDR2分别与所述第一FPGA连接，用于乒乓存放整幅SAR成像数据；

所述第一SRAM、所述第二SRAM分别与所述第二FPGA连接，用于完成SAR数据临时缓冲实现流水处理，配合FPGA实现矩阵转置；

所述第三DDR2与所述第二FPGA连接，用于存放整幅SAR成像数据。

2.根据权利要求1所述的一种星载SAR实时处理装置，其特征在于：所述第一FPGA内部通过采用FIFO实现速率和位宽转换，以实现第一FPGA内部处理与第一、第二DDR2接口速率匹配。

3.根据权利要求1所述的一种星载SAR实时处理装置，其特征在于：所述第二FPGA内部采用位宽转换FIFO实现速率和位宽转换，以实现第二FPGA内部处理与第一、第二SRAM接口速率匹配；

所述第一SRAM、第二SRAM与所述第三DDR2进行数据交换时，通过FIFO完成SRAM与DDR2速率匹配。

4.根据权利要求1所述的一种星载SAR实时处理装置，其特征在于：所述矩阵转置是指第三DDR2采用矩阵分块映射法，将SAR数据矩阵划分成多个子阵，子阵按N﹡N大小，每个子阵在第三DDR2中连续存放；距离向处理时，可将N组方位向数据连续取出，方位向处理时，将N组距离向数据连续取出，通过FPGA的SRAM地址映射表连续写入到SRAM；从SRAM写入数据到第三DDR2是读出的逆过程，按第三DDR2连续地址的方式从SRAM读出数据，再按顺序写入第三DDR2。

5.根据权利要求1所述的一种星载SAR实时处理装置，其特征在于：压缩处理过程中，如果复乘数据按逆序输入，相位数据通过地址反转实现逆序匹配。

6.如权利要求1所述的一种星载SAR实时处理装置的进行数据处理的方法，其特征在于：采用改进型RD或CS成像算法，包括两级处理，第一级实现数据预处理完成有效距离截取和整幅SAR成像数据缓存，以减少后续处理数据量提高后级处理效率，第二级实现成像算法。

7.如权利要求6所述的一种星载SAR实时处理装置的进行数据处理的方法，其特征在于：第一级处理方法包括以下步骤：

(1)所述第一FPGA通过外部数据通道接收数据，并乒乓FIFO缓存回波数据；

(2)FIFO缓存完一条距离线数据后，将数据读出，并送至第一FPGA的FFT+复乘+IFFT模型中，实现距离压缩；

(3)距离向数据截取后，被依次写入所述第一DDR2，当缓存到一幅SAR成像的数据后，所述第一DDR2开始采用数据通道转发数据到后一级处理。并由第二DDR2缓存下一幅SAR成像的数据。

8.如权利要求6所述的一种星载SAR实时处理装置的进行数据处理的方法，其特征在于：第二级处理方法包括以下步骤：

(1)所述第二FPGA按距离线接收数据，并存储到所述第一SRAM；当所述第一SRAM收到N条距离线后，将数据缓存到所述第二SRAM，所述第一SRAM并通过矩阵分块映射，把数据存储到所述第三DDR2中；依此类推，完成整幅数据的分块存储；

(2)按方位向读取N条方位线到所述第一SRAM，当数据传输完成后，从所述第一SRAM读取一条方位线，送至所述第二FPGA的FFT+复乘模型中，复乘的相位为逆序提供，处理后的结果按逆序存储至所述第一SRAM，当N条方位线处理完成后，切换所述第二SRAM的数据进行如第一SRAM所用方式处理，而所述第一SRAM先后完成本组数据储存和下组数据读取；依次类推，完成方位向FFT变换和第一方位因子补偿；

(3)按距离向读取N条距离线到所述第一SRAM，当数据传输完成后，从所述第一SRAM读取一条距离线，送至所述第二FPGA的FFT+复乘+IFFT模型中，处理结果正序存储至第一片SRAM，当N条距离线处理完成后，切换第二片SRAM的数据进行上述处理，而第一片SRAM先后完成数据储存和下一组数据读取；依次类推，完成距离FFT、距离向因子补偿以及距离IFFT；

(4)当数据传输完成后，从所述第一SRAM读取一条按逆序存储的方位线，逆序方位线和逆序相位送至所述第二FPGA的复乘+IFFT以及求模模块中，处理后结果正序存储至所述第一SRAM，当N条方位线处理完成后，切换所述第二SRAM的数据进行上述处理，而所述第一SRAM先后完成本组数据储存和下组数据读取；依次类推，完成第二方位因子补偿、方位IFFT以及求模。