CN109564440B - SoC供电下降补偿 - Google Patents

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Abstract

遍布于芯片上系统SoC上的下降监测器监测供应到所述SoC的逻辑电路的经调节供应电压的电压下降。在发生电压下降的情况下，延长供应到所述逻辑电路的时钟信号以暂时增加所述时钟信号的周期。所述下降监测器可包含被提供处于所述经调节供应电压的电压的感测延迟线及被供以参考电压的参考延迟线，其中监测所述延迟线的操作以确定电压下降。

Description

SoC供电下降补偿
背景技术
本发明一般来说涉及将电力供应到集成电路，且更特定来说涉及检测及/或补偿到集成电路的电力供应下降。
集成电路有时可大部分为静态的，汲取很少电力，而在其它时间可全部或部分地需要大量电力。所利用电力的改变可提出将稳定电力提供到电路的困难，且在电力调节电路面对电力需求的迅速增加时，所供应的电压可降低或下降。这些电压下降可导致集成电路的较缓慢操作，且特别是针对其中电压下降可跨装置并非均匀的芯片上系统(SoC)装置，这些电压下降可导致组合逻辑故障。
图10A及10B图解说明其中负载电流迅速增加的负载电流瞬变及对应电压下降。在图10A及10B的实例中，一旦供应电压降低到0.9伏以下(展示为正在发生)，便可使得组合逻辑发生时序故障。换句话说，负载电流与电压调节器电流递送之间的时间不匹配会导致电力供应下降。
SoC中的供电下降的影响是导致所取样组合路径中的故障。供电下降会增加逻辑路径中的延迟。供电下降主要是由快速SoC负载电流瞬变导致。
发明内容
防止逻辑故障包括防止发生供应电压下降及/或允许逻辑的更大时钟延迟以解决无故障中的任一者或两者。一种检测供电下降的方式是用经调谐以在供电下降瞬变期间比芯片上系统(SoC)的最关键路径更早地出故障的延迟线监测器来模仿逻辑路径故障的机制。可使用下降检测器(举例来说，上文所论述的下降检测器)来检测供电下降瞬变。时钟延长包括在检测到下降后即刻暂时延长由SoC的逻辑电路使用的时钟信号的时钟周期以防止关键路径故障。在负载瞬变期间暂时延长时钟周期会固有地减小负载电流(CVF)且因此减小下降幅度。时钟延长的益处可为双重的。时钟脉冲跳跃在形成大的电压纹波及切断性能限制上更具侵攻性。具有较精细时序分辨率的时钟延长使得能够控制电压纹波及性能限制。
在一些实施例中，新颖方面及发明性方面包含以下各项中的一者、一些或全部：
用以在存在供应电压下降的情况下防止逻辑故障的时钟延长器方案。
跨越SoC裸片的敏感区的分布式下降监测器。
具有用以延长SoC时钟的转动针的轮。
使用模拟校准延迟线的下降监测器的模拟实施方案。
使用数字校准延迟线的下降监测器的数字实施方案。
一些实施例提供一种用于补偿供应到集成电路的电力的电压下降的系统，其包括：集成电路内的多个下降监测器，所述下降监测器经配置以检测是否发生电压电平下降到经调节供应电压的所规定电平以下；及时钟调整电路，其经配置以响应于检测到发生电压电平下降到所述所规定电平以下而延长供应到所述集成电路的部分的时钟信号的周期。
一些实施例提供一种用于补偿供应到集成电路的电力的电压下降的方法，其包括：使用处于第一时钟频率的第一时钟信号操作芯片上系统(SoC)的集成电路，所述SoC的所述集成电路包含SoC逻辑电路、第一集成电路及第二集成电路；相对于被供以第一电压电平的第二集成电路的操作速度而监测被供以经调节供应电压的第一集成电路的操作速度；及将所述SoC的所述集成电路的操作转变为使用多个时钟信号中的第二时钟信号，所述多个时钟信号包含所述第一时钟信号，所述多个时钟信号中的每一者具有相同频率但具有不同相位，其中所述将所述SoC的所述集成电路的操作转变为使用所述第二时钟信号会导致提供到所述SoC的所述集成电路的时钟信号的时钟周期延长。
在审阅本发明后会更全面地领会本发明的这些及其它方面。
附图说明
图1是根据本发明的方面的系统的框图。
图2图解说明由图1的PLL产生的实例性时钟信号的时序图。
图3图解说明展示根据本发明的方面的实例性时钟信号的时序图。
图4是根据本发明的方面的监测器块的框图。
图5图解说明可用作图4的实施例的感测延迟线及参考延迟线的模拟延迟线的实施例。
图6是根据本发明的方面的监测器块的另一实施例的框图。
图7A及7B图解说明举例来说供在图6的监测器块中使用的数字控制延迟线的实施例。
图8A及8B图解说明例如图1的系统等系统的操作的益处。
图9是可用于选择供逻辑电路使用的时钟信号的逻辑操作的流程图。
图10A及10B图解说明其中负载电流迅速增加的负载电流瞬变及对应电压下降。
图11是延迟时间与电压的对比的图表。
具体实施方式
根据本发明的方面的一些实施例包含：集成电路内的多个下降监测器，所述下降监测器经配置以检测是否发生电压电平下降到经调节供应电压的所规定电平以下；及时钟调整电路，其经配置以响应于检测到发生电压电平下降到所述所规定电平以下而延长供应到所述集成电路的部分的时钟信号的周期。
在一些实施例中，所述下降监测器监测与参考集成电路的执行速度相比较的感测集成电路的执行速度。在一些实施例中，所述感测集成电路及所述参考集成电路各自包括延迟线。在一些实施例中，所述参考集成电路被提供处于第一电压电平的电力，且所述感测集成电路被提供处于所述经调节供应电压电平的电力。
在一些实施例中，所述时钟调整电路从各自具有不同相位的多个时钟信号选择处于特定相位的系统时钟信号。在一些实施例中，所述时钟调整电路通过选择与当前使用的时钟信号相比相位被延迟的下一待用时钟信号而延长供应到所述集成电路的部分的所述系统时钟信号的周期。
图1是根据本发明的方面的系统的框图。时钟树111将由PLL 112产生的系统时钟信号分配到集成电路的区以用于集成电路的电路的时钟操作。电力网113类似地将经调节电力分配到集成电路的电路。所述经调节电力是由电压调节器(未展示)提供。在一些实施例中，电压调节器是集成电路的芯片的部分，且可被视为嵌入式电压调节器，且在一些实施例中，电压调节器提供于某一其它芯片中。在大多数实施例中，电压调节器是DC-DC切换转换器。
多个监测器块115a到c从电力网接收电力且从时钟树接收时钟信号。监测器块通常分布于集成电路的不同区中。监测器块确定来自电压调节器的经调节电力是否下降到预定义电平以下。在一些实施例中，监测器块通过将参考集成电路的操作速度与感测集成电路的操作速度进行比较而确定来自电压调节器的经调节电力是否下降到预定义电平以下。在一些实施例中，感测集成电路及参考集成电路各自包括延迟线。在一些实施例中，为感测集成电路提供来自电压调节器的经调节电力，且为参考集成电路提供来自不同电力调节器的电力。在一些实施例中，将来自不同电力调节器的电力调节为处于比来自电压调节器的标称预期电压小的电压，但还处于比预期使得组合逻辑电路的预期操作发生故障的电压大的电压。
在操作中，如果监测器块中的任一者确定来自电压调节器的经调节电力下降到预定义电平以下(指示电力下降)，那么延长用于集成电路的电路的时钟操作的系统时钟信号。在大多数实施例中，通过用处于相同频率但经相移以便在稍后时间转变的时钟信号替换当前选择的时钟信号而延长时钟信号。然而，在一些实施例中，可通过调整电压控制振荡器(VCO)的操作(举例来说，通过首先减慢VCO的操作以加长时钟周期且然后加速VCO的操作以便将时钟信号的频率返回到在减慢VCO之前的频率)而执行时钟延长。
在图1的实施例中，监测器块中的每一者将指示电力下降的信号提供到“或”块117。“或”块的输出提供到同步块119，所述同步块将时钟选择信号提供到时钟相位轮121。时钟相位轮从PLL 112接收处于相同频率但相位不同的多个时钟信号，且输出时钟信号中的选定一者作为系统时钟信号。在一些实施例中，使用多路复用器电路或提供类似操作的电路来实施时钟相位轮。在一些实施例中，同步块另外接收向同步块指示延长系统时钟信号的量的跳跃大小调整信号。
图2图解说明由图1的PLL产生的实例性时钟信号的时序图。图2展示八个时钟信号，每一相位相对于彼此移位，其中时钟信号标示为从Clkp0到Clkp7。
图3图解说明展示根据本发明的方面的实例性时钟信号的时序图。举例来说，所述时钟信号可为图1的实施例的时钟信号。所述时钟信号包含时钟信号Clkpn(其为最初选择的时钟信号)、时钟信号Clkpn+1(其为随后选择的时钟信号)、时钟信号ClkSoC(其为供集成电路的逻辑电路使用的时钟信号(在时钟信号的初始分配的点处))及时钟信号Clkleaf(其为在通过时钟树之后的时钟信号ClkSoc(且其中实际上由逻辑电路利用))。
时钟信号Clkpn及Clkpn+1两者具有相同频率但相位不同，且两个时钟信号可由PLL产生。在时间t1处，可看出，时钟信号ClkSoc及时钟信号Clkpn两者从低状态转变到高状态，这指示时钟信号Clkpn当前被选择为供逻辑电路使用的时钟信号。在时间t1之后，在时间t2处，可看出，时钟信号Clkleaf从低状态转变到高状态，其中时间t2-t1指示在时钟信号ClkSoc行进穿过时钟树时的传播延迟。
在时间t3处，时钟信号Clkpn再次从低状态转变到高状态。然而，在时间t3处，时钟信号ClkSoc未从低状态转变到高状态，这指示时钟信号Clkpn不再被选择为由逻辑电路使用。替代地，举例来说，由于监测器块指示检测到电压下降，因此时钟信号Clkpn+1被选择为由逻辑电路使用。这可从在时间t3之后的时间处时钟信号ClkSoc与时钟信号Clkpn+1同时从低状态转变到高状态看出，这指示时钟信号Clkpn+1被选择为由逻辑电路使用。因此，有效地，时钟信号ClkSoc的时钟周期被延长或在时间上延伸。
在时间t4处，如果Clkpn仍为选定时钟信号，那么时钟信号Clkleaf将从低状态转变到高状态。由于所检测到的电压下降，预期会在所述时间发生逻辑故障。然而，由于ClkSoc已转变为时钟信号Clkpn+1，因此Clkleaf的上升边缘已延迟到时间t5，这为完成逻辑电路的逻辑操作提供充足时间。
关于图1到3，在各种实施例中：
从VCO单元获得n个时钟相位。其等在不需要成本的情况下是可用的，因为传统VCO联合有超过8个单元。
所述相位被置于固定轮中，且仅一个相位由转动帧选择为SOC时钟。
遍及SoC分布的数个监测器感测即将形成时序故障的供电下降。
这些警报中的任一者使轮指针以预定义步长顺时针向前移动。
依据下降的严重性，可使用逻辑构件(举例来说，逻辑电路)决定使指针移动1个、2个或者所需或所要步长以防止时序故障。
监测器将电力下降转化为与预定义延迟参考相比较的延迟。
时钟相位的精细粒度可使得能够控制性能限制。
图4是根据本发明的方面的实例性监测器块的框图。在一些实施例中，图4的监测器块或其部分用作图1的监测器块。监测器块有效地将感测延迟线411的延迟与参考延迟线413的延迟进行比较以确定是否已发生经调节供应电压下降。在各种实施例中且如图4中所展示，监测器块另外包含用以有效地设定感测延迟线的延迟长度的电路、用以将参考延迟线的延迟与感测延迟线的延迟进行匹配的电路以及用以提供预定义或可定义设定电压以为参考延迟线供电的电路。在一些实施例中，另外包含的电路是整体被包含(如图4中所展示)或部分被包含或者根本不被包含。
感测延迟线411及参考延迟线各自接收时钟信号CLKSOC。举例来说，时钟信号CLKSOC可为图3的ClkSoC信号或Clkleaf信号。延迟线将信号的经延迟版本提供到比较电路，在图4的实施例中，所述比较电路是锁存器415。锁存器将其输出设定为在感测延迟线的输出的上升边缘上参考延迟线的输出的值。参考延迟线的延迟设定以便在标称经调节电压供应条件下大于感测延迟线的延迟，其中当经调节电压供应电平下降到预期导致组合逻辑故障的电压以下时情况相反。因此，锁存器的输出将为零，直到经调节电压供应电平下降到预期导致组合逻辑故障的电压以下，且锁存器的输出可视为电压下降警报信号。
在图4的实施例中，感测延迟线从经调节电压供应器接收电力，举例来说，所述经调节电压供应器可为DC-DC切换转换器(未展示)。参考延迟线从参考电力供应电路416接收电力。参考电力供应电路供应处于预期将使得发生组合逻辑故障的电压电平、约为所述电压电平或处于高于所述电压电平的安全裕度的电压的电力。在图4的实施例中，参考电力供应电路包括低压差(LDO)调节器417。LDO调节器从除经调节电压供应器外的电源接收电力，且在许多实施例中，LDO调节器从将电力提供到DC-DC切换转换器以提供经调节电压供应的相同电源接收电力。并且，在图4的实施例中，LDO调节器将其输出电压设定为由数/模转换器(DAC)419确定的电平，从而便于对所要输出电压的系统设定。
图4的实施例另外包含用以将感测延迟线的延迟设定为预定延迟(在图4的情形中，覆盖时钟循环的延迟)的锁定环路及用以在相同供应电压条件下将参考延迟线的延迟调谐为感测延迟线的延迟的调谐环路。在图4的实施例中，锁定环路及调谐环路两者在校准模式期间是操作的，且在其中监测器块监测电压下降的操作模式期间是非操作的。
锁定环路包含对感测延迟线的输出及时钟信号CLKSOC进行操作的相位与频率检测器(PFD)423。PFD将递增/递减信号提供到第一电荷泵431，所述第一电荷泵的输出在校准模式中用电压Vlock将锁定电容器433充电。电压Vlock用于修改感测延迟线的操作速度，其中电压Vlock在校准期间变化直到感测延迟线的输出的相位及频率锁定到时钟信号CLKSOC。
调谐环路利用警报信号来操作第二电荷泵441，所述第二电荷泵的输出在校准模式中用电压Vtune将调谐电容器443充电。电压Vtune用于修改参考延迟线的操作速度。当参考延迟线的延迟不接近感测延迟线的延迟时，警报信号将通常为高或低，这取决于两个延迟线之间的偏移。一旦延迟接近于匹配，在相对延迟相对于彼此在相当的长度上有效地稍微双态切换的情况下，警报信号通常也将在高状态与低状态之间双态切换，这指示延迟线基本上匹配。
总之，图4的监测器块的操作可如表I中所指示：
Figure GDA0001959942270000061
Figure GDA0001959942270000071
表I
图5图解说明可用作图4的实施例的感测延迟线及参考延迟线的模拟延迟线的实施例。模拟延迟线包含一系列反相器511a到n，其中电容器513a到n在所述反相器之间(及在所述一系列反相器中的最后反相器之后)耦合到接地。在图5的实施例中，所述电容器是可变电容器，针对参考延迟线具有由Vtune设定的电容，或针对感测延迟线具有由Vlock设定的电容。对可变电容器的电容的调整会调整延迟线的操作速度。
在各种实施例中：
由于使用延迟线来感测供电变化且将其转换为延迟，因此优选地对电容器执行调谐(PSRR＝1)。
缺乏电流的反相器具有高PSRR且可不适于供电监测。
延迟与供电的对比在有用范围内成良好线性，如图11中可见，图11将延迟时间与电压的对比绘图。
由于故障机制与关键路径中的延迟相关，因此延迟线感测供应电压下降的效应。
图6是根据本发明的方面的监测器块的另一实施例的框图。在一些实施例中，图6的监测器块用于图1的监测器块。
图6的监测器块类似于图4的监测器块，其中图6的监测器块包含感测延迟线611、参考延迟线613、锁存器615、包括根据DAC 619的输出设定输出电压的LDO 617的参考电力供应电路616及PFD 623，其全部如关于图4的实施例所论述而布置。图6的实施例还包含锁定环路及调谐环路。
然而，在图6的实施例中，利用数字组件实施延迟线、锁定环路及调谐环路。锁定环路包含替代电荷泵的第一递增/递减计数器631，其中第一递增/递减计数器的输出在校准模式中提供到第一热编码器635。第一热编码器将多位输出提供到感测延迟线以调整感测延迟线的延迟。类似地，调谐环路包含替代电荷泵的第二递增/递减计数器641，其中第二递增/递减计数器的输出在校准模式中提供到第二热编码器645。第二热编码器将多位输出提供到参考延迟线以调整参考延迟线的延迟。
总之，针对图6的实施例：
全数字概念
数字电荷泵、积分器、递增/递减计数器
在可切换逻辑门或三态逻辑门中实施延迟线
适于FPGA实施方案以用于概念验证
图7A及7B图解说明举例来说供在图6的监测器块中使用的数字控制延迟线的实施例。图7A的实施例利用一系列可切换逻辑门711a到n，其等由针对感测延迟线及参考延迟线分别来自第一热编码器及第二热编码器的控制信号控制。图7B的实施例利用一系列三态逻辑门，其等同样地由针对感测延迟线及参考延迟线分别来自第一热编码器及第二热编码器的控制信号控制。
图8A及8B图解说明例如图1的系统等系统的操作的可能益处。图8A是展示在时间周期内时钟信号的常规操作、在相同时间周期内的经调节供应电压VddSOC及同样地在相同时间周期内的电流负载Iload的图表。在操作期间，VddSOC在Iload基本上增加时经历电压下降(也展示为在0.9伏以下)，这指示由SoC的电路汲取的电流增加。相比来说，展示包含例如图1的系统等系统的集成电路的操作的图8B图解说明时钟信号的时钟延长，其中电压下降减小且Iload不那么迅速地增加。
总之：
双重补偿下降效应。
时钟延长防止关键逻辑路径发生故障。
时钟延长在时间上减小转化为负载电流减小的切换频率。
图9是可用于选择供逻辑电路使用的时钟信号的逻辑操作的流程图。在一些实施例中，图9的逻辑操作由图1的同步电路实施。在框911中，选择具有第一时钟相位(举例来说，图2的时钟相位中的Clkp0)的时钟以用作系统时钟信号。如果警报信号(举例来说，来自监测器块)变高，那么选择具有经延迟相位的下一时钟信号以用作系统时钟信号。这有效地延长系统时钟信号的周期。如果警报信号再次变高或(在一些实施例中)在预定义时间周期内保持为高，那么选择另一下一时钟信号(Clkp0+i，i是非零整数)以用作系统时钟信号，这再次有效地延长系统时钟信号的周期。
尽管已关于各种实施例论述了本发明，但应认识到，本发明包括本揭示内容所支持的新颖及非显而易见的技术方案。

Claims (14)

1.一种用于补偿供应到集成电路的电力的电压下降的系统，其包括：
集成电路内的多个下降监测器，所述下降监测器经配置以检测是否发生电压电平下降到经调节供应电压的所规定电平以下；及
时钟调整电路，其经配置以响应于检测到发生电压电平下降到所述所规定电平以下而延长供应到所述集成电路的部分的时钟信号的周期，
其中所述下降监测器经配置以监测与参考集成电路的执行速度相比较的感测集成电路的执行速度，处于经调节供应电压电平的电力被提供到所述感测集成电路，并且处于第一电压电平的电力被提供到所述参考集成电路，
其中所述感测集成电路包括感测延迟线，且所述参考集成电路包括参考延迟线，且其中所述下降监测器经配置以通过比较所述感测延迟线的延迟和所述参考延迟线的延迟，而监测与所述参考集成电路的执行速度相比较的所述感测集成电路的执行速度，
其中所述下降监测器包含用以将所述感测延迟线的所述延迟设定为预定延迟的锁定环路，所述锁定环路在校准模式期间是操作的，且在其中所述下降监测器检测发生电压电平下降的操作模式期间是非操作的。
2.根据权利要求1所述的系统，其中所述感测延迟线及所述参考延迟线各自包括数字延迟线。
3.根据权利要求1所述的系统，其中所述预定延迟覆盖系统时钟信号的时钟循环。
4.根据权利要求1所述的系统，其中所述下降监测器包含用以将所述参考延迟线的所述延迟调谐为所述感测延迟线的所述延迟的调谐环路。
5.根据权利要求1所述的系统，其进一步包括：低压差调节器，其用以将处于所述第一电压电平的电力提供到所述参考集成电路；及DC-DC切换调节器，其用以将处于所述经调节供应电压电平的电力提供到所述感测集成电路。
6.根据权利要求1所述的系统，其中所述时钟调整电路经配置以从各自具有不同相位的多个时钟信号选择处于特定相位的系统时钟信号。
7.根据权利要求6所述的系统，其中所述时钟调整电路经配置以通过选择与当前使用的时钟信号相比相位被延迟的下一待用时钟信号而延长供应到所述集成电路的部分的所述系统时钟信号的周期。
8.一种用于补偿供应到集成电路的电力的电压下降的系统，其包括：
集成电路内的多个下降监测器，所述下降监测器经配置以检测是否发生电压电平下降到经调节供应电压的所规定电平以下；及
时钟调整电路，其经配置以响应于检测到发生电压电平下降到所述所规定电平以下而延长供应到所述集成电路的部分的时钟信号的周期，
其中所述下降监测器经配置以监测与参考集成电路的执行速度相比较的感测集成电路的执行速度，处于经调节供应电压电平的电力被提供到所述感测集成电路，并且处于第一电压电平的电力被提供到所述参考集成电路，
其中所述感测集成电路包括感测延迟线，且所述参考集成电路包括参考延迟线，且其中所述下降监测器经配置以通过比较所述感测延迟线的延迟和所述参考延迟线的延迟，而监测与所述参考集成电路的执行速度相比较的所述感测集成电路的执行速度，
其中所述下降监测器包含用以将所述参考延迟线的所述延迟设定为所述感测延迟线的所述延迟的调谐环路，所述调谐环路在校准模式期间是操作的，且在其中所述下降监测器检测发生电压电平下降的操作模式期间是非操作的。
9.根据权利要求8所述的系统，其中所述感测延迟线及所述参考延迟线各自包括数字延迟线。
10.根据权利要求8所述的系统，其中所述下降监测器包含用以将所述感测延迟线的延迟设定为预定延迟的锁定环路。
11.根据权利要求10所述的系统，其中所述预定延迟覆盖系统时钟信号的时钟循环。
12.根据权利要求8所述的系统，其进一步包括：低压差调节器，其用以将处于所述第一电压电平的电力提供到所述参考集成电路；及DC-DC切换调节器，其用以将处于所述经调节供应电压电平的电力提供到所述感测集成电路。
13.根据权利要求8所述的系统，其中所述时钟调整电路经配置以从各自具有不同相位的多个时钟信号选择处于特定相位的系统时钟信号。
14.根据权利要求13所述的系统，其中所述时钟调整电路经配置以通过选择与当前使用的时钟信号相比相位被延迟的下一待用时钟信号，而延长供应到所述集成电路的部分的所述系统时钟信号的周期。
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