CN109525795B - 将逻辑图片转化为bmp图片的方法和装置 - Google Patents

Abstract

本发明涉及图像处理技术领域，具体涉及一种将逻辑图片转化为bmp图片的方法和装置。读取逻辑图片码流数据，分类成多条原始编码数据流，并提取行坐标序列；对多条原始编码数据流进行解析，生成多条RGB颜色值数据流；对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流；对行数据流进行组合，形成包括所有不同行的数据流；接收一个单元行的数据和该单元行所在的坐标位置以及内容与它相同的行所在的坐标位置，将该单元行的数据写入至其坐标位置及各个内容与它相同的行所在的坐标位置，然后接收下一个单元行的数据继续写入。本发明能够将逻辑图片转化为bmp图片，解决了bmp图片占用较大空间和逻辑图片无法直接显示的问题。

Description

将逻辑图片转化为bmp图片的方法和装置

技术领域

本发明涉及图像处理技术领域，具体涉及一种将逻辑图片转化为bmp图片的方法和装置。

背景技术

近年来，由于图像技术的不断发展与进步，数字图像包含的数据量与日俱增，图像处理算法越来越复杂。由于显示器只能直接显示bmp图片内容，原始bmp图片会占用较大空间，4K图片(3840*2160，颜色8bit)占用24.7MB空间，8K图片(7680*4230，颜色8bit)占用94.9MB空间，1个1GB的存储器只能存储41张4K图片，10张8K图片，存储bmp图片会占用非常大的存储器空间。而逻辑图片是包含了各种测试指标的简单图形集合后经过编码生成的一种文件，它一般包含直线、虚线、矩形、圆形、三角形、flicker图形以及填充、渐变、循环类操作，占用空间为1MB以下。逻辑图片具有占用空间小、测试指标好的特点，使用逻辑图片可以对显示屏进行测量使用逻辑图片存储，可以存储更多的图片，从而对显示屏进行各种指标的测量。但逻辑图片无法直接在显示器上显示，需要一种方法将逻辑图片转化为bmp图片。

发明内容

本发明的目的就是针对现有技术中逻辑图片无法直接显示，而bmp图片占用较大空间的缺陷，提供一种能够将逻辑图片转化为bmp图片的方法和装置。

本发明一种将逻辑图片转化为bmp图片的方法，其技术方案为：

包括以下步骤：

步骤1：读取逻辑图片码流数据，把所述码逻辑图片码流数据分类成多条原始编码数据流，并提取行坐标序列；

步骤2：对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流；

步骤3：对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流；

步骤4：对行数据流进行组合，形成包括所有不同行的数据流；

步骤5：接收一个单元行的数据和该单元行所在的坐标位置以及内容与它相同的行所在的坐标位置，将该单元行的数据写入至其坐标位置及各个内容与它相同的行所在的坐标位置，然后接收下一个单元行的数据继续写入，直至整个bmp图片写入完毕。

较为优选的，所述步骤1中，把所述码逻辑图片码流数据分类成多条原始编码数据流，并提取行坐标序列包括：

以行为单元进行操作，操作过程为：所有的相同行归为1行，按照行1蓝色分量、行1绿色分量、行1红色分量、行2蓝色分量、行2绿色分量、行2红色分量、行3蓝色分量、行3绿色分量、行3红色分量把码逻辑图片码流分类成多条数据流，若逻辑图片码流有多于3个不同行时上述操作循环执行；

每行处理完毕后，把行坐标序列提取出来。

较为优选的，所述步骤2中，对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流包括：

通过游程算法对所述多条原始编码数据流进行解码，识别出原始编码数据流中的游程值和游程数，通过游程值和游程数解析并生成多条RGB颜色值数据流；

其中，所述游程值为R、G、B颜色分量值，游程数为颜色持续点个数。

较为优选的，所述步骤3中，对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流包括：

把R、G、B三个颜色分量按点进行组合排列；

当颜色分量bit数为不大于8bit时，按照8bit处理，不足bit补0，并将两个点组合成一个48bit的行数据流；

当颜色分量bit数大于8bit、不大于16bit时，按照16bit处理，不足bit补0，并将一个点作为一个48bit的行数据流。

较为优选的，所述步骤3形成48bit的行数据流后，将48bit的行数据流转换为512bit数据流，同时行尾进行整除操作处理，若最后1个数据不足512bit，增加bit位指示。

所述将逻辑图片转化为bmp图片的方法的开发过程如下：

利用C++基于游程算法编写所述将逻辑图片转化为bmp图片的方法的初始算法；

基于Intel HLS相关定义，在C++中对所述初始算法进行适配，生成所述将逻辑图片转化为bmp图片的方法；

生成可在FPGA内运行所述的将逻辑图片转化为bmp图片的方法的逻辑图片算法ip。

较为优选的，生成所述将逻辑图片转化为bmp图片的方法后，还包括：

通过Intel HLS工具对修改后的C++代码进行交叉编译，生成Verilog/VHDL代码，并生成用于验证测试的RTL激励代码；

使用仿真工具对所述Verilog/VHDL代码和RTL激励代码进行RTL功能仿真；

若仿真结果错误，则重新对所述初始算法进行适配；

若仿真结果正确，则生成可在FPGA内运行所述的将逻辑图片转化为bmp图片的方法的逻辑图片算法ip。

较为优选的，所述基于Intel HLS相关定义，在C++中对所述初始算法进行适配，生成所述将逻辑图片转化为bmp图片的方法包括：

修改数据输入参数为Avalon Memory-Mapped Master接口，读取逻辑图片；

修改数据输出参数为Avalon Memory-Mapped Master接口，写入bmp图片；

修改控制参数为Control and Status Register Slave接口，获取控制变量；

增加流水线控制，将C++函数中的for、while等循环操作修改为HLS中的LOOP流水线控制；

增加同步控制，针对多个操作流程添加HLS中的Concurrency同步设置；

修改各个函数中间的指针数据流为Avalon Streaming数据流。

本发明一种将逻辑图片转化为bmp图片的装置，其技术方案为，包括：

读数据模块：用于读取逻辑图片码流数据，把所述码逻辑图片码流数据分类成多条原始编码数据流发送至行解码模块，并提取行坐标序列发送至序列解码模块；

行解码模块：用于对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流送入至RGB组合模块；

RGB组合模块：用于对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流并发送至多行组合模块；

多行组合模块：用于对行数据流进行组合，形成包括所有不同行的数据流并发送至图片重组模块；

序列解码模块：用于接收读数据模块发送的行坐标序列，解析出每个单元行所在的坐标位置，以及内容与它相同的行所在的坐标位置；

图片重组模块：用于接收多行组合模块发送的一个单元行的数据，获得序列解码模块发送的该单元行所在的坐标位置以及内容与它相同的行所在的坐标位置，将该单元行的数据写入至其坐标位置及各个内容与它相同的行所在的坐标位置，然后接收下一个单元行的数据继续写入，直至整个bmp图片写入完毕。

较为优选的，所述读数据模块把所述码逻辑图片码流数据分类成多条原始编码数据流，并提取行坐标序列包括：

以行为单元进行操作，操作过程为：所有的相同行归为1行，按照行1蓝色分量、行1绿色分量、行1红色分量、行2蓝色分量、行2绿色分量、行2红色分量、行3蓝色分量、行3绿色分量、行3红色分量把码逻辑图片码流分类成多条数据流，若逻辑图片码流有多于3个不同行时上述操作循环执行；

每行处理完毕后，把行坐标序列提取出来。

较为优选的，所述行解码模块对多条原始编码数据流进行解析，生成多条RGB颜色值数据流包括：

通过游程算法对所述多条原始编码数据流进行解码，识别出原始编码数据流中的游程值和游程数，通过游程值和游程数解析并生成多条RGB颜色值数据流；

其中，所述游程值为R、G、B颜色分量值，游程数为颜色持续点个数。

较为优选的，所述RGB组合模块对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成三个行数据流包括：

把R、G、B三个颜色分量按点进行组合排列；

当颜色分量bit数为不大于8bit时，按照8bit处理，不足bit补0，并将两个点组合成一个48bit的行数据流；

当颜色分量bit数大于8bit、不大于16bit时，按照16bit处理，不足bit补0，并将一个点作为一个48bit的行数据流。

较为优选的，还包括位宽转换模块，所述位宽转换模块将48bit的行数据流转换为512bit数据流，同时行尾进行整除操作处理，若最后1个数据不足512bit，增加bit位指示。

本发明的有益效果为：本发明能够将逻辑图片转化为bmp图片，解决了bmp图片占用较大空间和逻辑图片无法直接显示的问题。采用游程算法为基础完成逻辑图片向bmp图片的转化，具有开发复杂度较低，开发周期短，可移植性好，转换速度快，满足大分辨率显示屏测试等优点。DDR带宽为512bit，带宽使用率高。本发明支持的逻辑图片颜色bit数包含了所有常见bit数，如6bit、8bit、10bit、12bit、16bit。本发明采用的时钟为125MHz，从开始解码，到生成完1张图片并写入DDR，4K图片(3840*2160，颜色8bit)所花时间约6.6ms，可以实现4K图片120Hz显示。8K图片(7680*4230，颜色8bit)所花时间约26.4ms，可以实现8K图片30Hz显示。包含DDR双缓冲buf机制，能够实现图片的无损切换。通过C++开发，并利用IntelHLS转化为可在FPGA上运行的ip核，能够大大节约开发时间，提高将逻辑图片转化为bmp图片的速度。

附图说明

图1为本发明一种将逻辑图片转化为bmp图片的系统的连接框图；

图2为本发明一种将逻辑图片转化为bmp图片的方法的流程图；

图3为本发明一种将逻辑图片转化为bmp图片的方法的开发流程图；

图4为本发明一种将逻辑图片转化为bmp图片的系统的一个应用实例。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。

如图1所示，一种将逻辑图片转化为bmp图片的系统包括：读数据模块1、行解码模块2、RGB组合模块3、位宽转换模块4、多行组合模块5、序列解码模块6、图片重组模块。每个模块通过Avalon Streaming进行连接，Avalon Streaming中，上游模块与下游模块通过valid信号与read信号进行交互，可以极大提高数据处理速度。

如图2所示，一种将逻辑图片转化为bmp图片的方法流程如下：

步骤1：读取逻辑图片码流数据，把所述码逻辑图片码流数据分类成9条原始编码数据流，并提取行坐标序列，本发明中的数据码流包含且不仅限于9条，可以是3的整数倍，比如3条、6条、9条、12条等，数据码流数量小时占用FPGA资源较少，但是速度较慢；数据码流数量大时速度较快，但是占用FPGA资源较多。读数据模块1通过Avalon Memory-MappedMaster接口读取存储器(本发明中的存储器为DDR)中的逻辑图片码流数据。以行为单元进行操作，所有的相同行归为1行。若数据码流为9条，按照行1蓝色分量、行1绿色分量、行1红色分量、行2蓝色分量、行2绿色分量、行2红色分量、行3蓝色分量、行3绿色分量、行3红色分量把码逻辑图片码流分类成9条数据流，若逻辑图片码流有多于3个不同行时上述操作循环执行。若数据码流为3条，按照行蓝色分量、行绿色分量、行红色分量把码逻辑图片码流分类成3条数据流，若逻辑图片码流有多于1个不同行时(即非纯色图片)上述操作循环执行。若数据码流为12条，按照行1蓝色分量、行1绿色分量、行1红色分量、行2蓝色分量、行2绿色分量、行2红色分量、行3蓝色分量、行3绿色分量、行3红色分量、行4蓝色分量、行4绿色分量、行4红色分量把码逻辑图片码流分类成12条数据流，若逻辑图片码流有多于4个不同行时上述操作循环执行。读数据模块1把这9条数据流或者3条数据流、12条数据流送入行解码模块2进行处理。同时在每行处理完毕后，把行坐标序列提取出来，形成1条数据流送入序列解码模块6进行处理。

步骤2：对所述9条原始编码数据流进行解析，生成9条RGB颜色值数据流。行解码模块2并行处理读数据模块1送入的9条码流，行解码模块2通过游程算法进行解码，识别出码流数据中的游程值和游程数，游程值即R、G、B颜色分量值，游程数即颜色持续点个数，通过游程值和游程数解析并生成相应颜色分量的数据流，9条数据流送入RGB组合模块3进行处理。若原始编码数据流为3条，则生成3条RGB颜色数据流进行处理。若原始编码数据流为12条，则生成12条RGB颜色数据流进行处理。

步骤3：对9条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流。RGB组合模块3包含3个并行处理模块，同时对3组行数据进行处理。若RGB颜色值数据流为3条，则RGB组合模块3产生1个处理模块进行处理。若RGB颜色值数据流为12条，则RGB组合模块3产生4个并行处理模块，同时对4组数据进行处理。RGB组合模块3把R、G、B三个颜色分量按点进行组合排列，当颜色分量bit数为不大于8bit时，按照8bit处理，不足bit补0，当颜色分量bit数大于8bit、不大于16bit时，按照16bit处理，不足bit补0，最终将两个点组合成一个48bit的行数据流或将一个点作为一个48bit的行数据流。

步骤4：位宽转换。位宽转换模块4包含3个并行处理模块，同时对3组行数据进行处理。若RGB颜色值数据流为3条，则位宽转换模块4产生1个处理模块进行处理。若RGB颜色值数据流为12条，则位宽转换模块4产生4个并行处理模块，同时对4组数据进行处理。为了最大化使用DDR带宽，本发明中的DDR用户侧位宽总线为512bit，因此位宽转换模块4将48bit的行数据流转换为512bit数据流，同时行尾进行整除操作处理，若最后1个数据不足512bit，增加bit位指示。

步骤5：对行数据流进行组合，形成包括所有不同行的数据流。多行组合模块5把送入的3个并行的行数据按照1、2、3，1、2、3…的顺序进行组合，最终得到1个包含所有不同行的512bit数据流。若RGB颜色值数据流为1条，多行组合模块5把送入的行数据按照进入的先后顺序进行排列，最终得到1个包含所有不同行的512bit数据流。若RGB颜色值数据流为12条，多行组合模块5把送入的4个并行的行数据按照1、2、3、4，1、2、3、4…的顺序进行组合，最终得到1个包含所有不同行的512bit数据流。

步骤6：序列解码模块6解析出来每个单元行所在的坐标位置，以及内容与它相同的行所在的坐标位置。

步骤7：图片重组模块7接收多行组合模块5单元行中的数据，缓存1行数据，同时通过Avalon Memory-Mapped Master接口产生写数据与写地址，写到存储器相应空间，写完1行后，再利用序列解码模块6的数据索引所有相同行坐标位置，把缓存的1行数据写入存储器相应行位置；处理完毕后，图片重组模块7再接收下1个单元行中的数据，重复上述过程，直到写完所有的数据，这样就相当于把解码后的1张bmp图片写入存储器中。

本发明一种将逻辑图片转化为bmp图片的方法通过C语言进行编写，后通过IntelHLS适配为可应用于FPGA的IP核，其过程如图3所示：

S101：使用Microsoft Visual Studio 2010工具和C++语言，基于游程算法编写游程算法解码算法(即本发明一种将逻辑图片转化为bmp图片的方法适配前的初始算法)，编写逻辑图片解码算法，输入逻辑图片，输出bmp图片，验证所有常用逻辑图片，最终得到1个正确的逻辑图片解码算法。

S102：S102—S105是Intel HLS的完整开发流程。S102中，基于Intel HLS相关定义，在C++中对游程算法解码算法逻辑图片解码算法进行适配，修改数据输入参数为AvalonMemory-Mapped Master接口，读取逻辑图片；修改数据输出参数为Avalon Memory-MappedMaster接口，写入bmp图片；修改控制参数为Control and Status Register Slave接口，获取控制变量。增加流水线控制，将C++函数中的for、while等循环操作修改为HLS中的LOOP流水线控制；

增加同步控制，针对多个操作流程添加HLS中的Concurrency同步设置；

修改各个函数中间的指针数据流为Avalon Streaming数据流。

S103：通过Intel HLS工具对修改后的C++代码进行交叉编译，生成Verilog/VHDL代码，并生成用于验证测试的RTL激励代码。

S104：使用Modelsim或者其它仿真工具对S103中的代码进行RTL功能仿真，验证输出结果是否正确。若结果错误，则重新进入S102进行修改调试；若结果正确，则进入S105。

S105：生成逻辑图片算法ip，包括读数据模块1，行解码模块2，RGB组合模块3，位宽转换模块4，多行组合模块5，序列解码模块6，图片重组模块7，此ip可以放入FPGA工程中使用。

如图4所示，本发明一种将逻辑图片转化为bmp图片的系统其中一个应用场景如下：该场景构架包括数据接收模块11、逻辑图片算法ip模块12、DDR读写模块13、存储器DDR、图像发送接口模块14，其中，逻辑图片算法ip模块12包括本发明一种将逻辑图片转化为bmp图片的系统中所有模块。

数据接收模块11接收外部arm发过来的逻辑图片，并转换为512bit数据，送给DDR读写模块13处理。

逻辑图片算法ip模块12从DDR中读取逻辑图片，经处理后变为bmp数据写入DDR中。

DDR读写模块13处理读写操作，并且在显示buf1中的图片时，就把逻辑图片算法ip模块12生成的bmp数据写入buf2中；在显示buf2中的图片时，就把逻辑图片算法ip模块12生成的bmp数据写入buf1中。逻辑图片算法ip模块12处理的时间极短，能够在1帧时间内处理完毕，因此可以实现图片的无损切换。

图像发送接口模块14读取DDR中的数据，然后转换成标准的颜色数据RGB数据，以及数据有效指示信号de、行同步信号hs、场同步信号vs，并根据显示屏的接口类别，把标准RGB数据流转换为相应的LVDS、TTL、DP、MIPI等接口信号，驱动显示屏进行显示。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (10)

1.一种将逻辑图片转化为bmp图片的方法，其特征在于，包括以下步骤：

步骤1：读取逻辑图片码流数据，把所述逻辑图片码流数据分类成多条原始编码数据流，并提取行坐标序列；

步骤2：对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流；

步骤3：对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流；

步骤4：对行数据流进行组合，形成包括所有不同行的数据流；

步骤5：接收一个单元行的数据和该单元行所在的坐标位置以及内容与它相同的行所在的坐标位置，将该单元行的数据写入至其坐标位置及各个内容与它相同的行所在的坐标位置，然后接收下一个单元行的数据继续写入，直至整个bmp图片写入完毕。

2.根据权利要求1所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述步骤1中，把所述逻辑图片码流数据分类成多条原始编码数据流，并提取行坐标序列包括：

以行为单元进行操作，操作过程为：所有的相同行归为1行，按照行1蓝色分量、行1绿色分量、行1红色分量、行2蓝色分量、行2绿色分量、行2红色分量、行3蓝色分量、行3绿色分量、行3红色分量把码逻辑图片码流分类成多条数据流，若逻辑图片码流有多于3个不同行时上述操作循环执行；

每行处理完毕后，把行坐标序列提取出来。

3.根据权利要求1所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述步骤2中，对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流包括：

通过游程算法对所述多条原始编码数据流进行解码，识别出原始编码数据流中的游程值和游程数，通过游程值和游程数解析并生成多条RGB颜色值数据流；

其中，所述游程值为R、G、B颜色分量值，游程数为颜色持续点个数。

4.根据权利要求1所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述步骤3中，对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成三个行数据流包括：

把R、G、B三个颜色分量按点进行组合排列；

当颜色分量bit数为不大于8bit时，按照8bit处理，不足bit补0，并将两个点组合成一个48bit的行数据流；

当颜色分量bit数大于8bit、不大于16bit时，按照16bit处理，不足bit补0，并将一个点作为一个48bit的行数据流。

5.根据权利要求4所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述步骤3形成48bit的行数据流后，将48bit的行数据流转换为512bit数据流，同时行尾进行整除操作处理，若最后1个数据不足512bit，增加bit位指示。

6.根据权利要求1所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述将逻辑图片转化为bmp图片的方法的开发过程如下：

利用C++基于游程算法编写所述将逻辑图片转化为bmp图片的方法的初始算法；

基于IntelHLS相关定义，在C++中对所述初始算法进行适配，生成所述将逻辑图片转化为bmp图片的方法；

生成可在FPGA内运行所述的将逻辑图片转化为bmp图片的方法的逻辑图片算法ip。

7.根据权利要求6所述的将逻辑图片转化为bmp图片的方法，其特征在于，生成所述将逻辑图片转化为bmp图片的方法后，还包括：

通过Intel HLS工具对修改后的C++代码进行交叉编译，生成Verilog/VHDL代码，并生成用于验证测试的RTL激励代码；

使用仿真工具对所述Verilog/VHDL代码和RTL激励代码进行RTL功能仿真；

若仿真结果错误，则重新对所述初始算法进行适配；

若仿真结果正确，则生成可在FPGA内运行所述的将逻辑图片转化为bmp图片的方法的逻辑图片算法ip。

8.根据权利要求6所述的将逻辑图片转化为bmp图片的方法，其特征在于，所述基于IntelHLS相关定义，在C++中对所述初始算法进行适配，生成所述将逻辑图片转化为bmp图片的方法包括：

修改数据输入参数为Avalon Memory-Mapped Master接口，读取逻辑图片；

修改数据输出参数为Avalon Memory-Mapped Master接口，写入bmp图片；

修改控制参数为Control and Status Register Slave接口，获取控制变量；

增加流水线控制，将C++函数中的循环操作修改为HLS中的LOOP流水线控制；

增加同步控制，针对多个操作流程添加HLS中的Concurrency同步设置；

修改各个函数中间的指针数据流为Avalon Streaming数据流。

9.一种将逻辑图片转化为bmp图片的系统，其特征在于，包括：

读数据模块：用于读取逻辑图片码流数据，把所述逻辑图片码流数据分类成多条原始编码数据流发送至行解码模块，并提取行坐标序列发送至序列解码模块；

行解码模块：用于对所述多条原始编码数据流进行解析，生成多条RGB颜色值数据流送入至RGB组合模块；

RGB组合模块：用于对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流并发送至多行组合模块；

多行组合模块：用于对行数据流进行组合，形成包括所有不同行的数据流并发送至图片重组模块；

序列解码模块：用于接收读数据模块发送的行坐标序列，解析出每个单元行所在的坐标位置，以及内容与它相同的行所在的坐标位置；

图片重组模块：用于接收多行组合模块发送的一个单元行的数据，获得序列解码模块发送的该单元行所在的坐标位置以及内容与它相同的行所在的坐标位置，将该单元行的数据写入至其坐标位置及各个内容与它相同的行所在的坐标位置，然后接收下一个单元行的数据继续写入，直至整个bmp图片写入完毕。

10.根据权利要求9所述的将逻辑图片转化为bmp图片的系统，其特征在于，所述行解码模块对多条原始编码数据流进行解析，生成多条RGB颜色值数据流，并对多条RGB颜色值数据流中的R、G、B三个颜色分量进行组合排列，生成行数据流包括：

通过游程算法对所述多条原始编码数据流进行解码，识别出原始编码数据流中的游程值和游程数，通过游程值和游程数解析并生成多条RGB颜色值数据流；

其中，所述游程值为R、G、B颜色分量值，游程数为颜色持续点个数；

把R、G、B三个颜色分量按点进行组合排列；

当颜色分量bit数为不大于8bit时，按照8bit处理，不足bit补0，并将两个点组合成一个48bit的行数据流；

当颜色分量bit数大于8bit、不大于16bit时，按照16bit处理，不足bit补0，并将一个点作为一个48bit的行数据流。

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