CN109525511A - 一种基于速率匹配的万兆以太网pcs系统及控制方法 - Google Patents

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Abstract

本发明提供一种基于速率匹配的万兆以太网PCS系统及控制方法，包括以异步FIFO为核心的变速箱，通过异步FIFO隔离变速箱两端的时钟域，并且通过时钟调整，使得发送数据时，发送FIFO写端的速度大于发送FIFO读端的速度，发送FIFO不会出现空状况；接收数据时，接收FIFO读端的速度大于接收FIFO写端的速度，接收FIFO不会出现满状况。本发明中的变速箱能够在时钟存在抖动和漂移的情况下，自动调整MAC端的数据速率，确保数据码的连续性和正确性；本发明中异步FIFO的写控制和读控制策略适用于跨时钟域情况下的连续数据读写。

Description

一种基于速率匹配的万兆以太网PCS系统及控制方法
技术领域
本发明属于高速数据传输控制领域，具体为涉及一种基于速率匹配的万兆以太网PCS系统及控制方法。
背景技术
根据IEEE802.3 10GBASE-R PCS协议规定，PCS位于MAC和PMA之间，PCS通过内部的变速箱实现MAC端156.25Mhz时钟域和PMA端644.53125Mhz时钟域之间的数据同步。如图1所示，发送变速箱的输入端时钟为156.25Mhz，输入数据宽度为66比特，输出端时钟为644.53125Mhz，输出数据宽度为16比特；接收变速箱的输入端时钟为644.53125Mhz，输入数据宽度为16比特，输出端时钟为156.25Mhz，输出数据宽度为66比特。
变速箱在156.25Mhz和644.53125Mhz时钟域下的数据速率一致，均为10.3125Gbps，如公式(1)和(2)所示：
66bits×156.25000Mhz＝10.3125Gbps (1)
16bits×644.53125Mhz＝10.3125Gbps (2)
在工程实现中，时钟的抖动和漂移会造成变速箱两端数据速率的变化，从而导致码流的不连续。
数据发送时，发送变速箱输入端时钟增大会导致变速箱的输入数据速率大于输出数据速率，导致发送数据丢失，输出端时钟增大会导致变速箱的输出数据速率大于输入数据速率，导致发送数据不连续。
数据接收时，接收变速箱输入端时钟增大会导致变速箱的输入数据速率大于输出数据速率，导致接收数据丢失，输出端时钟增大会导致变速箱的输出数据速率大于输入数据速率，导致接收数据不连续。
遍历已有公开文献，未见针对该问题的有效解决方案。
发明内容
针对现有技术中存在的问题，本发明提供一种基于速率匹配的万兆以太网PCS系统及控制方法，能够解决万兆以太网PCS两端由于时钟漂移和抖动导致的速率不匹配问题。
本发明是通过以下技术方案来实现：
一种基于速率匹配的万兆以太网PCS系统，包括发送变速箱和接收变速箱；发送变速箱接收MAC的信号并输出给PMA，接收变速箱接收PMA的信号并输出给MAC；
发送变速箱包括发送FIFO、发送写控制单元和发送读控制单元，发送FIFO为宽度为66比特、深度为n的异步FIFO，发送FIFO的写时钟为156.265625Mhz，读时钟为644.53125Mhz；发送写控制单元产生发送FIFO的写信号，发送读控制单元产生发送FIFO的读信号；发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号，使发送FIFO不会出现满状况；
接收变速箱包括接收FIFO、接收写控制单元和接收读控制单元，接收FIFO为宽度为66比特、深度为n的异步FIFO，该接收FIFO的读时钟为156.25Mhz，写时钟为644.53125Mhz；接收读控制单元产生接收FIFO的读信号，接收写控制单元产生接收FIFO的写信号；接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生接收FIFO读信号，使接收FIFO不会出现空状况。
一种基于速率匹配的万兆以太网PCS控制方法，基于所述的系统，发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号，确保发送FIFO不会出现满状况；接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生读信号，确保接收FIFO不会出现空状况。
优选的，发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号的方法具体为：
(1)发送FIFO中数据个数大于等于n/2，且已连续写入至少两个空码，如果当前写数据类型为空码，将发送FIFO写信号置为无效；
(2)发送FIFO中数据个数大于等于n/2，且已连续写入至少两个空码，如当前写数据类型不是空码，将发送FIFO写信号置为有效；
(3)发送FIFO中数据个数大于等于n/2，且已连续写入的空码个数小于2，将发送FIFO写信号置为有效；
(4)发送FIFO中数据个数小于n/2时，将发送FIFO写信号置为有效。
进一步的，发送时，发送写控制单元判断发送数据类型和发送FIFO中数据个数后产生发送FIFO写信号，当发送FIFO写信号有效时，发送2比特同步头和发送64比特写数据拼接为66比特数据写入发送FIFO；当发送FIFO写信号无效时，发送2比特同步头和发送64比特写数据不写入发送FIFO 16，发送读控制单元控制发送FIFO读信号的产生，同时将发送FIFO输出的66比特读数据拆分为16比特数据输出到PMA。
优选的，在发送FIFO写端速率大于发送FIFO读端速率的情况下，在保证空码最小长度的基础上，发送FIFO写端剔除一部分空码。
进一步的，当发送FIFO中数据量指示为n/2，且发送FIFO写端空码的数量大于等于2时，发送写控制单元进行空码剔除。
优选的，接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生接收FIFO读信号的方法具体为：
(1)接收FIFO中数据个数小于等于n/2，如当前读出的数据类型为空码，将接收FIFO读信号置为无效，将接收停止信号置为有效，停止解码和解扰；
(2)接收FIFO中数据个数小于等于n/2，如当前读出的数据类型不为空码，将接收FIFO读信号置为有效，将接收停止信号置为无效，启动解码和解扰；
(3)接收FIFO中数据个数大于n/2，将接收FIFO读信号置为有效，将接收停止信号置为无效，启动解码和解扰。
进一步的，接收时，PMA输出的16比特数据通过接收写控制单元组合为66比特写数据写入接收FIFO中，接收读控制单元判断接收数据类型和接收FIFO中数据个数后产生接收FIFO读信号和接收停止信号，当接收FIFO读信号有效时，接收FIFO输出接收2比特同步头和接收64比特读数据，当接收FIFO读信号无效时，接收FIFO停止输出接收2比特同步头和接收64比特读数据。
优选的，在接收FIFO读端速率大于接收FIFO写端速率的情况下，在接收FIFO读端进行空码补偿。
进一步的，当接收FIFO中数据量指示为n/2，且当前接收码类型为空码时，接收读控制单元进行空码补偿。
与现有技术相比，本发明具有以下有益的技术效果：
本发明所能达到的效果具体包括：
本发明设计一种以异步FIFO为核心的变速箱，通过异步FIFO隔离变速箱两端的时钟域，并且通过时钟调整，使得发送数据时，发送FIFO写端的速度大于发送FIFO读端的速度，发送FIFO不会出现空状况；接收数据时，接收FIFO读端的速度大于接收FIFO写端的速度，接收FIFO不会出现满状况。
本发明发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生写信号，确保发送FIFO不会出现满状况；在发送FIFO写端速率偏大的情况下，在保证空码最小长度的基础上，写端剔除一部分空码，即减少向发送FIFO写空码的次数来确保发送FIFO不会满。接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生读信号，确保接收FIFO不会出现空状况；在接收FIFO读端速率偏大的情况下，读端进行空码补偿，即减少空码时读FIFO的次数来确保接收FIFO不会空。本发明通过发送FIFO写端的空码剔除、接收FIFO读端的空码补偿来确保码流的连续，抵消时钟抖动和漂移对数据传输的影响。本发明中的变速箱能够在时钟存在抖动和漂移的情况下，自动调整MAC端的数据速率，确保数据码的连续性和正确性；本发明中异步FIFO的写控制和读控制策略适用于跨时钟域情况下的连续数据读写。
附图说明
图1为10GBASE-R PCS变速箱；
图2为发送FIFO写控制流程；
图3为接收FIFO读控制流程；
图4为接收变速箱结构图；
图5为发送变速箱结构图；
图6为发送FIFO写端空码剔除示意图；
图7为接收FIFO读端空码补偿示意图。
图中：1为接收变速箱，2为接收读控制单元，3为接收FIFO，4为接收写控制单元，5为接收2比特同步头，6为接收停止信号，7为接收数据类型，8为接收64比特读数据，9为接收FIFO中数据个数，10为接收FIFO读信号，11为接收66比特写数据，12为接收FIFO写信号，13为PMA输出的16比特数据，14为发送变速箱，15为发送写控制单元，16为发送FIFO，17为发送读控制单元，18为发送2比特同步头，19为发送数据类型，20为发送64比特写数据，21为发送FIFO中数据个数，22为发送FIFO写信号，23为发送66比特读数据，24为发送FIFO读信号，25为输出到PMA的16比特数据，26为发送写端有效码，27为发送写端空码，28为发送读端有效码，29为发送读端空码，30为剔除空码的位置，31指示FIFO中数据个数为n/2-1，32指示FIFO中数据个数为n/2；33为接收写端有效码，34为接收写端空码，35为接收读端有效码，36为接收读端空码，37指示补偿空码的位置，38指示FIFO中数据个数为n/2+1，39指示FIFO中数据个数为n/2。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
本发明主要包括变速箱设计、时钟调整和读写控制三方面的内容。
1、变速箱设计
本发明中，发送变速箱含宽度为66比特，深度为n的异步FIFO，该FIFO的写时钟为156.25Mhz，读时钟为644.53125Mhz，写控制单元产生FIFO的写信号，读控制单元产生FIFO的读信号。
本发明中，接收变速箱含宽度为66比特，深度为n的异步FIFO，该FIFO的读时钟为156.25Mhz，写时钟为644.53125Mhz，读控制单元产生FIFO的读信号，写控制单元产生FIFO的写信号。
2、时钟调整
本发明对MAC端156.25Mhz时钟进行调整，根据IEEE802.3协议10GBASE-R的对时钟范围的约束，对发送变速箱FIFO的写时钟156.25Mhz的时钟频率提升0.01％，在此情况下，PCS两端的数据传输速率如公式(3)和(4)所示：
66bits*156.265625Mhz＝10.31353125Gbps (3)
16bits*644.531250Mhz＝10.31250000Gbps (4)
由此可见，发送数据时，发送FIFO写端的速度大于发送FIFO读端的速度，发送FIFO不会出现空状况；接收数据时，接收FIFO读端的速度大于接收FIFO写端的速度，接收FIFO不会出现满状况。
3、写控制
本发明在发送变速箱的写端设计了写控制单元(以下简称写控制)，写控制根据写入的数据类型和发送FIFO中的数据个数来产生写信号，确保发送FIFO不会出现满状况。
根据IEEE802.3协议10GBASE-R PCS的规定，发送数据包括有效码和空码，空码的长度最小为9字节，即1.125个64比特数据。本发明设计了一种写控制方法，在发送FIFO写端速率大于发送FIFO读端速率的情况下，在保证空码最小长度的基础上，写端剔除一部分空码，即减少写空码的次数来确保发送FIFO不会满，写控制流程如图2所示。
(1)发送FIFO中数据个数大于等于n/2(tx_fifo_cnt≥n/2)，且已连续写入至少两个空码(idle_cnt≥2)，如果当前写数据类型为空码(tx_type＝idle)，将写信号置为无效(wr_en＝0)；
(2)发送FIFO中数据个数大于等于n/2(tx_fifo_cnt≥n/2)，且已连续写入至少两个空码(idle_cnt≥2)，如当前写数据类型不是空码(tx_type！＝idle)，将写信号置为有效(wr_en＝1)；
(3)发送FIFO中数据个数大于等于n/2(tx_fifo_cnt≥n/2)，且已连续写入的空码个数小于2(idle_cnt<2)，将写信号置为有效(wr_en＝1)；
(4)发送FIFO中数据个数小于n/2时(tx_fifo_cnt<n/2)，将写信号置为有效(wr_en＝1)。
4、读控制
本发明在接收变速箱的读端设计了读控制单元(以下简称读控制)，读控制根据读出的数据类型和当前接收FIFO中数据个数来产生读信号，确保接收FIFO不会出现空状况。
本发明设计了一种读控制方法，在接收FIFO读端速率大于接收FIFO写端速率的情况下，读端进行空码补偿，即减少空码时读FIFO的次数来确保接收FIFO不会空，如图3所示。
(1)接收FIFO中数据个数小于等于n/2(rx_fifo_cnt≤n/2)，如当前读出的数据类型为空码(rx_type＝idle)，将读信号置为无效(rd_en＝0)，将停止信号置为有效(stop＝1)，停止解码和解扰；
(2)接收FIFO中数据个数小于等于n/2(rx_fifo_cnt≤n/2)，如当前读出的数据类型不为空码(rx_type！＝idle)，将读信号置为有效(rd_en＝1)，将停止信号置为无效(stop＝0)，启动解码和解扰；
(3)接收FIFO中数据个数大于n/2(rx_fifo_cnt≥n/2)，将读信号置为有效(rd_en＝1)，将停止信号置为无效(stop＝0)，启动解码和解扰。
实施例
根据本发明的内容，设计详细实现方案，接收变速箱设计方案如图4所示，接收变速箱1包括接收读控制单元2、接收FIFO 3和接收写控制单元4。
接收变速箱1中含两个时钟域，其中接收读控制单元2、接收2比特同步头5、接收停止信号6、接收数据类型7、接收64比特读数据8、接收FIFO中数据个数9、接收FIFO读信号10位于156.265625Mhz时钟域下，接收写控制单元4、接收66比特写数据11、接收FIFO写信号12、PMA输出的16比特数据13位于644.53125Mhz时钟域下。接收时，PMA输出的16比特数据13通过接收写控制单元4被组合为接收66比特写数据11，由接收FIFO写信号12控制写入接收FIFO 3中，接收读控制单元2判断接收数据类型7和接收FIFO中数据个数9后产生接收FIFO读信号10和接收停止信号6，当接收FIFO读信号10有效时，接收FIFO 3输出接收2比特同步头5和接收64比特读数据8，当接收FIFO读信号10无效时，接收FIFO3停止输出接收2比特同步头5和接收64比特读数据8。
发送变速箱设计方案如图5所示，发送变速箱14包括发送写控制单元15、发送FIFO16和发送读控制单元17。
发送变速箱14中含两个时钟域，其中发送写控制单元15、发送2比特同步头18、发送数据类型19、发送64比特写数据20、发送FIFO中数据个数21、发送FIFO写信号22位于156.265625Mhz时钟域下，发送读控制单元17、发送66比特读数据23、发送FIFO读信号24、输出到PMA的16比特数据25位于644.53125Mhz时钟域下。发送时，发送写控制单元15判断发送数据类型19和发送FIFO中数据个数21后产生发送FIFO写信号22，当发送FIFO写信号22有效时，发送2比特同步头18和发送64比特写数据20拼接为66比特数据写入发送FIFO 16，当发送FIFO写信号22无效时，发送2比特同步头18和发送64比特写数据20不写入发送FIFO 16，发送读控制单元17控制发送FIFO读信号24的产生，同时将发送FIFO 16输出的发送66比特读数据23拆分为输出到PMA的16比特数据25，输出到PMA。
发送FIFO写端空码剔除如图6所示，当发送FIFO 16中数据个数指示为n/2-1时，不进行空码剔除，当发送FIFO中数据量指示为n/2时，发送写控制单元15进行空码剔除，剔除条件为发送写端空码27的空码数量大于等于2，因此在剔除空码的位置30剔除了一个发送写端空码27，剔除后，发送FIFO 16发送读端有效码28的数据码数量和发送写端有效码26的数据码数量一致。
接收FIFO空码补偿如图7所示，当接收FIFO 3中数据量指示为n/2+1时，不进行空码补偿，当接收FIFO 3中数据量指示为n/2时，接收读控制单元2进行空码补偿，补偿条件为当前接收码类型为接收读端空码36，因此在补偿空码的位置37上补偿了一个接收读端空码36，空码补偿后，接收FIFO 3接收写端有效码的数据码数量和接收读端有效码35的数据码数量一致。
根据上述方案，用Verilog HDL语言对发送变速箱和接收变速箱的逻辑设计进行描述，完成逻辑综合与布局布线，并对其功能进行测试。测试结果表明本发明具有很好的可实施性，且性能满足预期。

Claims (10)

1.一种基于速率匹配的万兆以太网PCS系统，其特征在于，包括发送变速箱和接收变速箱；发送变速箱接收MAC的信号并输出给PMA，接收变速箱接收PMA的信号并输出给MAC；
发送变速箱包括发送FIFO、发送写控制单元和发送读控制单元，发送FIFO为宽度为66比特、深度为n的异步FIFO，发送FIFO的写时钟为156.265625Mhz，读时钟为644.53125Mhz；发送写控制单元产生发送FIFO的写信号，发送读控制单元产生发送FIFO的读信号；发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号，使发送FIFO不会出现满状况；
接收变速箱包括接收FIFO、接收写控制单元和接收读控制单元，接收FIFO为宽度为66比特、深度为n的异步FIFO，该接收FIFO的读时钟为156.25Mhz，写时钟为644.53125Mhz；接收读控制单元产生接收FIFO的读信号，接收写控制单元产生接收FIFO的写信号；接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生接收FIFO读信号，使接收FIFO不会出现空状况。
2.一种基于速率匹配的万兆以太网PCS控制方法，其特征在于，基于权利要求1所述的系统，发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号，确保发送FIFO不会出现满状况；接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生读信号，确保接收FIFO不会出现空状况。
3.根据权利要求2所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，发送写控制单元根据写入的数据类型和发送FIFO中的数据个数来产生发送FIFO写信号的方法具体为：
(1)发送FIFO中数据个数大于等于n/2，且已连续写入至少两个空码，如果当前写数据类型为空码，将发送FIFO写信号置为无效；
(2)发送FIFO中数据个数大于等于n/2，且已连续写入至少两个空码，如当前写数据类型不是空码，将发送FIFO写信号置为有效；
(3)发送FIFO中数据个数大于等于n/2，且已连续写入的空码个数小于2，将发送FIFO写信号置为有效；
(4)发送FIFO中数据个数小于n/2时，将发送FIFO写信号置为有效。
4.根据权利要求3所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，发送时，发送写控制单元判断发送数据类型和发送FIFO中数据个数后产生发送FIFO写信号，当发送FIFO写信号有效时，发送2比特同步头和发送64比特写数据拼接为66比特数据写入发送FIFO；当发送FIFO写信号无效时，发送2比特同步头和发送64比特写数据不写入发送FIFO16，发送读控制单元控制发送FIFO读信号的产生，同时将发送FIFO输出的66比特读数据拆分为16比特数据输出到PMA。
5.根据权利要求2所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，在发送FIFO写端速率大于发送FIFO读端速率的情况下，在保证空码最小长度的基础上，发送FIFO写端剔除一部分空码。
6.根据权利要求5所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，当发送FIFO中数据量指示为n/2，且发送FIFO写端空码的数量大于等于2时，发送写控制单元进行空码剔除。
7.根据权利要求2所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，接收读控制单元根据读出的数据类型和当前接收FIFO中数据个数来产生接收FIFO读信号的方法具体为：
(1)接收FIFO中数据个数小于等于n/2，如当前读出的数据类型为空码，将接收FIFO读信号置为无效，将接收停止信号置为有效，停止解码和解扰；
(2)接收FIFO中数据个数小于等于n/2，如当前读出的数据类型不为空码，将接收FIFO读信号置为有效，将接收停止信号置为无效，启动解码和解扰；
(3)接收FIFO中数据个数大于n/2，将接收FIFO读信号置为有效，将接收停止信号置为无效，启动解码和解扰。
8.根据权利要求7所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，接收时，PMA输出的16比特数据通过接收写控制单元组合为66比特写数据写入接收FIFO中，接收读控制单元判断接收数据类型和接收FIFO中数据个数后产生接收FIFO读信号和接收停止信号，当接收FIFO读信号有效时，接收FIFO输出接收2比特同步头和接收64比特读数据，当接收FIFO读信号无效时，接收FIFO停止输出接收2比特同步头和接收64比特读数据。
9.根据权利要求2所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，在接收FIFO读端速率大于接收FIFO写端速率的情况下，在接收FIFO读端进行空码补偿。
10.根据权利要求9所述的基于速率匹配的万兆以太网PCS控制方法，其特征在于，当接收FIFO中数据量指示为n/2，且当前接收码类型为空码时，接收读控制单元进行空码补偿。
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