CN109524450B - 半导体装置 - Google Patents

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Abstract

实施方式涉及的半导体装置具备基板、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域以及第1电极。上述第2半导体区域设置于上述第1半导体区域上。上述第2半导体区域具有第1部分、以及在与上述基板的上述第1面平行的第1方向上连接于上述第1部分的第2部分。上述第2半导体区域的导电型为第2导电型。上述第1电极设置于上述第2半导体区域的上述第1部分、上述第3半导体区域以及上述第4半导体区域上，并与上述第2半导体区域的上述第1部分接触。

Description

半导体装置
关联申请
本申请享受以日本专利申请2017－178776号(出願日：2017年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
实施方式一般涉及半导体装置。
背景技术
作为在电力控制等用途中使用的半导体装置，具有MOSFET(Metal OxideSemiconductor Field Effect Transistor)。对于MOSFET，为了减少开关损耗等，具有将碳化硅作为材料来使用的情况。
在包括碳化硅的半导体元件中，有可能由于MOSFET内的寄生二极管的双极动作而生成晶体缺陷，导通电阻、漏电流增大。为了抑制这样的由MOSFET引起的双极动作，提出内置肖特基势垒二极管的构造，但是，由肖特基势垒二极管的内置化引起的ROA(Roll OffAmount)的增大被担忧。
发明内容
实施方式提供一种可靠性提高的半导体装置。
实施方式涉及的半导体装置具备基板、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域以及第1电极。上述第1半导体区域设置于上述基板的第1面上。上述第1半导体区域的导电型为第1导电型。上述第2半导体区域设置于上述第1半导体区域上。上述第2半导体区域具有第1部分、以及在与上述基板的上述第1面平行的第1方向上连接于上述第1部分的第2部分。上述第2半导体区域的导电型为第2导电型。上述第3半导体区域设置于上述第2半导体区域的上述第2部分上。上述第3半导体区域的导电型为第2导电型。上述第4半导体区域设置于上述第2半导体区域的上述第2部分上，并在上述第1方向上上述第3半导体区域位于上述第4半导体区域之间。上述第4半导体区域的导电型为第1导电型。上述第1电极设置于上述第2半导体区域的上述第1部分、上述第3半导体区域以及上述第4半导体区域上，并与上述第2半导体区域的上述第1部分接触。
另外，实施方式涉及的半导体装置具备基板；第1导电型的第1半导体区域，设置于上述基板的第1面上；第2导电型的第2半导体区域，设置于上述第1半导体区域上，具有第1部分、第2部分、以及设置于上述第2部分上的多个第3部分，在与上述基板的上述第1面平行的第1方向上上述第1部分位于上述第2部分之间；多个第2导电型的第3半导体区域，设置于上述第2半导体区域的与上述多个第3部分所处的面相反侧的面上，并与上述多个第3部分对置；多个第1导电型的第4半导体区域，设置于上述第2半导体区域的与上述多个第3部分所处的面相反侧的面上，并在上述第1方向上上述第3半导体区域位于上述第4半导体区域之间；以及第1电极，设置于上述第2半导体区域的上述第1部分、上述多个第3半导体区域以及上述多个第4半导体区域上，该第1电极与上述第2半导体区域的上述第1部分接触。
附图说明
图1是表示第1实施方式涉及的半导体装置的剖视图。
图2是表示第1实施方式涉及的半导体装置的制造方法的剖视图。
图3是表示第1实施方式涉及的半导体装置的制造方法的剖视图。
图4是表示第1实施方式涉及的半导体装置的制造方法的剖视图。
图5是表示第2实施方式涉及的半导体装置的剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
另外，附图是模式的或者概念的附图，各部分的厚度与宽度的关系、部分间的大小的比率等无需限定为与现实相同。另外，即使在表示相同部分的情况下，也具有根据附图不同而相互的尺寸、比率不同地表示的情况。
另外，在本申请说明书和各图中，关于已经给出的图，对于与上述附图相同的要素标记相同符号并适当省略详细的说明。
(第1实施方式)
图1是表示半导体装置1的剖视图。
如图1所示，在半导体装置1设有基板10、第1导电型的半导体区域20、第2导电型的半导体区域30、第2导电型的半导体区域35、半导体区域40、接触区域41、栅极电极50、绝缘膜51、源极电极60以及漏极电极70。
以下，在本说明书中，采用XYZ正交坐标系。将相对基板10的第1面10a平行并且相互正交的两方向设为“X方向”以及“Y方向”，将相对X方向以及Y方向这两方正交的方向设为“Z方向”。另外，图1示出了半导体装置1的Y－Z截面。
另外，以第1导电型为n型，第2导电型为p型的情况为例进行说明。
基板10是例如包括碳化硅(SiC)的半导体基板。例如，基板10的导电型是n+型。基板10例如作为漏极区域而发挥作用。基板10具有第1面10a以及第2面10b。第2面10b是与第1面10a相反侧的面。
所谓“n+型”是表示为n型且有效的杂质浓度比“n－型”高。对于“p+型”以及“p－型”也是相同的。所谓“有效的杂质浓度”可以说是对半导体材料的导电性有用的杂质的浓度，在包括成为施主的杂质和成为受主的杂质这两方的情况下，可以说是除去其抵消量后的浓度。另外，n型杂质例如为磷(P)，p型杂质例如为硼(B)。
半导体区域20设置于基板10的第1面10a上，例如包括碳化硅。半导体区域20的导电型例如为n－型。半导体区域20例如为漂移区域。
半导体区域30在半导体区域20上设有多个，例如包括碳化硅。半导体区域30的导电型例如为p－型。半导体区域30沿X方向延伸，在Y方向上相互离开地配置。半导体区域30的形状例如为长方体。也就是说，在Y方向上相邻的半导体区域30间有半导体区域20。半导体区域30的Z方向的厚度W1例如为0.5微米以上且1.5微米以下。
半导体区域35在半导体区域20以及半导体区域30上设有多个，例如包括碳化硅。半导体区域35的导电型例如为p－型。半导体区域35沿X方向延伸。例如，半导体区域35的材料与半导体区域30的材料相同。
半导体区域35具有第1部分35a和第2部分35b。第1部分35a在Z方向上位于半导体区域20与源极电极60之间。第1部分35a的Z方向的厚度W2例如为500纳米以下。
第2部分35b在Z方向上位于半导体区域40及接触区域41与半导体区域20及半导体区域30之间。另外，第2部分35b位于第1部分35a的Y方向的两侧。
在MOSFET动作时，在从基板10朝向半导体区域20的方向(Z方向)上形成电场。半导体区域30设置为在从半导体区域20朝向基板10的方向(－Z方向)上从半导体区域35突出，因此，MOSFET动作时的Z方向的电场被缓和。通过半导体区域30来缓和电场，因此，能够减少由这样的电场导致的对半导体装置1内的元件的影响。
半导体区域40在半导体区域35上设有多个，例如包括碳化硅。半导体区域40的导电型例如为n+型。半导体区域40例如为源极区域。半导体区域40位于第2部分35b上且与设有半导体区域30的面相反侧的面上。半导体区域40沿X方向延伸，在Y方向上相互离开地配置。
接触区域41在半导体区域35上设有多个，例如包括碳化硅。接触区域41是半导体区域，且其导电型例如为p+型。接触区域41位于第2部分35b上且与设有半导体区域30的面相反侧的面上。接触区域41沿X方向延伸，在Y方向上相互离开地配置。接触区域41位于在Y方向上相邻的半导体区域40间。接触区域41在从Z方向观察时，在Y方向上包含于半导体区域30。
栅极电极50隔着绝缘膜51在半导体区域20、半导体区域35以及半导体区域40上设有多个。栅极电极50沿X方向延伸，在Y方向上相互离开地配置。栅极电极50例如包括金属材料。栅极电极50例如包括镍(Ni)、铝(Al)、钛(Ti)、钨(W)、钼(Mo)、铜(Cu)、金(Au)、铂(Pt)等金属的至少任一金属。
绝缘膜51设置于栅极电极50上。例如，绝缘膜51位于栅极电极50的表面上。例如，绝缘膜51具有位于栅极电极50的上表面上以及侧面上的层间绝缘膜、以及位于栅极电极50的下表面上的栅极绝缘膜。绝缘膜51例如包括硅氧化物(SiO)。
在半导体装置1的外周部设有栅极接触(没有图示)。例如，栅极接触由布线以及衬垫构成，位于芯片的外周部。栅极电极50与栅极接触电连接，经由栅极接触与外部电路电连接。通过经由栅极接触，对栅极电极50施加阈值以上的电压，从而，MOSFET成为导通状态，在半导体区域35形成通道(反转层)。
源极电极60设置于半导体区域35、半导体区域40、接触区域41以及绝缘膜51上。源极电极60例如包括金属材料。源极电极60例如包括镍、铝、钛、钨、钼、铜、金、铂等金属的至少任一金属。
漏极电极70设置于基板10的第2面10b上。漏极电极70例如包括金属材料。漏极电极70例如包括镍、铝、钛、钨、钼、铜、金、铂等金属的至少任一金属。
半导体装置1由相互并联连接的MOSFET和肖特基势垒二极管(以下，具有称为SBD的情况)构成。也就是说，利用基板10、半导体区域20、30、35、40、接触区域41、栅极电极50、绝缘膜51、源极电极60以及漏极电极70来构成MOSFET。另外，利用基板10、半导体区域20、35、源极电极60以及漏极电极70来构成SBD。
如图1所示，在Z方向上，半导体区域30、以及半导体区域35的第2部分35b位于半导体区域20与半导体区域40以接触区域41之间。由此，半导体区域30、35作为MOSFET的基极层(基极区域)而发挥作用。另外，半导体区域35的第1部分35a位于半导体区域20以及源极电极60之间。由此，半导体区域35作为与SBD的源极电极60的接触层(肖特基势垒层的接触)而发挥作用。也就是说，通过半导体区域30、35来构成MOSFET的基极层和与SBD的源极电极60的接触层。
随后，对半导体装置1的动作进行说明。
在MOSFET的动作中，当对栅极电极50施加阈值以上的电压时，在半导体区域35形成通道。接着，当对漏极电极施加电压时，电流经由基板10、半导体区域20、半导体区域35的通道以及半导体区域40，从漏极电极70向源极电极60流动。
在SBD的动作中，电流经由半导体区域35的第1部分35a、半导体区域20以及基板10，从源极电极60向漏极电极70流动。
随后，对半导体装置1的制造方法进行说明。
图2～图4是表示半导体装置1的制造方法的剖视图。图2～图4所示的区域相当于图1示出的区域。
首先，如图2所示，在基板10上使半导体层外延生长而形成半导体区域20。例如，基板10以及半导体区域20包括n型杂质。
接着，例如，利用使用掩模的离子注入法，分别形成半导体区域30以及半导体区域35。例如，半导体区域30以及半导体区域35包括p型杂质。半导体区域35具有第1部分35a、以及位于第1部分35a的Y方向的两侧的第2部分35b。
随后，如图3所示，在半导体区域35上分别形成半导体区域40以及接触区域41。半导体区域40以及接触区域41位于半导体区域35的第2部分35b上。例如，半导体区域40包括n型杂质，接触区域41包括p型杂质。
随后，如图4所示，例如利用CVD(Chemical Vapor Deposition)法，在半导体区域20、35、40上形成绝缘膜51以及栅极电极50。例如，在半导体区域20、35、40上形成栅极绝缘膜后，在栅极绝缘膜上形成栅极电极50。之后，在栅极电极50上形成层间绝缘膜。
接着，在半导体区域35、半导体区域40、接触区域41以及绝缘膜51上形成源极电极60后，形成漏极电极70。
由此，制造出半导体装置1。
随后，对本实施方式的效果进行说明。
在本实施方式涉及的半导体装置1设有半导体区域30、35。半导体区域30在－Z方向上，以从半导体区域35突出的方式位于半导体区域35上。半导体区域35具有第1部分35a以及第2部分35b，在Z方向上，第1部分35a位于半导体区域20与源极电极60之间，第2部分35b位于半导体区域40及接触区域41与半导体区域20及半导体区域30之间。
在本实施方式中，通过半导体区域30、35，构成MOSFET的基极层、以及与SBD的源极电极60的接触层。例如，通过相同材料形成半导体区域30、35，从而，能够对MOSFET的基极层、以及与SBD的源极电极60的接触层进行共同化。通过一体形成MOSFET的基极层以及与SBD的源极电极60的接触层，由此，能够减小半导体装置1内的要素间的间隔而能够使半导体装置1微型化。
另外，在本实施方式中，通过使MOSFET的基极层以及与SBD的源极电极60的接触层共同化，从而，在半导体装置1的制造工序中，能够容易进行通道的形成区域的自对准。另外，例如，半导体区域35的第1部分35a以露出的方式位于包括半导体区域40以及接触区域41在内的区域之间，从而，能够抑制与半导体区域35之间的位置偏移，能够容易地形成包括半导体区域40以及接触区域41在内的区域。由此，半导体装置1的制造工序变得容易且成品率提高。
另外，在本实施方式中，通过半导体区域30、35，形成MOSFET的基极层以及与SBD的源极电极60的接触层，从而，半导体区域35的第1部分35a位于半导体区域20与源极电极60之间。在MOSFET动作时，在相当于基极层的半导体区域35的第2部分35b内形成通道。另一方面，半导体区域35的第1部分35a作为调整SBD的势垒高度的部分而发挥作用。由此，例如，通过调整第1部分35a的Z方向的厚度W2，从而，能够控制SBD的势垒高度。
另外，在本实施方式中，半导体区域30以从半导体区域35向－Z方向突出的方式位于半导体区域35上。由此，MOSFET动作时的Z方向的电场被缓和，能够减少由电场导致的向半导体装置1内的元件的影响。
根据本实施方式，能够提供可靠性提高的半导体装置。
(第2实施方式)
图5是表示半导体装置2的剖视图。图5所示的区域相当于图1所示的区域。
另外，在本实施方式中，在没有设置半导体区域30这点上与第1实施方式不同。由此，省略除此以外的构成的详细的说明。
如图5所示，在半导体装置2设有基板10、半导体区域20、35、40、接触区域41、栅极电极50、绝缘膜51、源极电极60以及漏极电极70。
半导体区域35设置于半导体区域20上。半导体区域35例如为基极区域。半导体区域35具有第1部分35a以及第2部分35b。第1部分35a在Z方向上位于半导体区域20与源极电极60之间。第2部分35b在Z方向上位于半导体区域40及接触区域41与半导体区域20之间。另外，第2部分35b位于第1部分35a的Y方向的两侧。
随后，对本实施方式的效果进行说明。
在本实施方式涉及的半导体装置2设有具有第1部分35a以及第2部分35b的半导体区域35。半导体区域35在Z方向上其第1部分35a位于半导体区域20与源极电极60之间，其第2部分35b位于半导体区域40及接触区域41与半导体区域20之间。
在本实施方式中，通过半导体区域35，构成MOSFET的基极层、以及与SBD的源极电极60的接触层。通过一体化形成MOSFET的基极层以及与SBD的源极电极60的接触层，由此，能够减小半导体装置2内的要素间的间隔且能够使半导体装置2微型化。
另外，在半导体装置2的制造工序中，能够容易进行通道的形成区域的自对准。进而，半导体区域35的第1部分35a以露出的方式位于包括半导体区域40以及接触区域41在内的区域之间，从而，能够抑制与半导体区域35之间的位置偏移，能够容易地形成包括半导体区域40以及接触区域41在内的区域。由此，半导体装置2的制造工序变得容易且成品率提高。
另外，在本实施方式中，在MOSFET动作时，在相当于基极区域的半导体区域35的第2部分35b内形成通道。另一方面，半导体区域35的第1部分35a作为调整SBD的势垒高度的部分而发挥作用，能够控制SBD的势垒高度。
根据本实施方式，能够提供可靠性提高的半导体装置。
如上述所示，作为一例，在各实施方式涉及的半导体装置中，以第1导电型为n型，第2导电型为p型的情况为例进行了说明，但是，还可以是第1导电型为p型，第2导电型为n型。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并没有意图限定发明的范围。这些新的实施方式可以以其他各种方式进行实施，在不超出发明主旨的范围内，可进行各种省略、调换以及变更。这些实施方式及其变形包括在发明的范围和主旨内，同样，也包括在专利请求所记载的发明和与其等同的范围内。

Claims (18)

1.一种半导体装置，具备：
基板；
第1导电型的第1半导体区域，设置于上述基板的第1面上；
第2导电型的第2半导体区域，设置于上述第1半导体区域上，具有第1部分、以及在与上述基板的上述第1面平行的第1方向上连接于上述第1部分的第2部分；
第2导电型的第3半导体区域，设置于上述第2半导体区域的上述第2部分上，并具有比上述第2半导体区域的第2导电型的杂质浓度高的杂质浓度；
第1导电型的第4半导体区域，设置于上述第2半导体区域的上述第2部分上，并在上述第1方向上上述第3半导体区域位于上述第4半导体区域之间；
第2导电型的第5半导体区域，在从上述基板朝向上述第1半导体区域的第2方向上，设置于上述第3半导体区域与上述第1半导体区域之间，该第5半导体区域设置为在上述第2方向上与上述基板之间的距离比在上述第2方向上上述基板与上述第2半导体区域之间的距离短；以及
第1电极，设置于上述第2半导体区域的上述第1部分、上述第3半导体区域、以及上述第4半导体区域上，该第1电极与上述第2半导体区域的上述第1部分直接接触。
2.如权利要求1所述的半导体装置，其中，
上述第2半导体区域包括与上述第5半导体区域的材料相同的材料。
3.如权利要求1所述的半导体装置，其中，
上述第5半导体区域从上述第2半导体区域向与上述基板的上述第1面垂直的第2方向突出。
4.如权利要求1所述的半导体装置，其中，
上述第5半导体区域的形状为长方体。
5.如权利要求1所述的半导体装置，其中，
在与上述基板的上述第1面垂直的第2方向上，上述第5半导体区域的厚度比上述第2半导体区域的上述第1部分的厚度厚。
6.如权利要求1所述的半导体装置，其中，
上述第2半导体区域沿着与上述基板的上述第1面平行并与上述第1方向交叉的第3方向延伸。
7.如权利要求1所述的半导体装置，其中，
上述基板包括碳化硅，
上述基板的导电型为第1导电型。
8.如权利要求1所述的半导体装置，其中，
上述第1电极从由镍、铝、钛、钨、钼、铜、金、铂构成的组中选择。
9.如权利要求1所述的半导体装置，其中，
上述基板具有与上述第1面相反侧的第2面，
上述半导体装置还具备设置于上述基板的上述第2面上的第2电极。
10.一种半导体装置，具备：
基板；
第1导电型的第1半导体区域，设置于上述基板的第1面上；
第2导电型的第2半导体区域，设置于上述第1半导体区域上，具有第1部分、第2部分、以及设置于上述第2部分上的多个第3部分，在与上述基板的上述第1面平行的第1方向上上述第1部分位于上述第2部分之间；
多个第2导电型的第3半导体区域，设置于上述第2半导体区域的与上述多个第3部分所处的面相反侧的面上，并与上述多个第3部分对置；
多个第1导电型的第4半导体区域，设置于上述第2半导体区域的与上述多个第3部分所处的面相反侧的面上，并在上述第1方向上上述第3半导体区域位于上述第4半导体区域之间；以及
第1电极，设置于上述第2半导体区域的上述第1部分、上述多个第3半导体区域以及上述多个第4半导体区域上，该第1电极与上述第2半导体区域的上述第1部分接触。
11.如权利要求10所述的半导体装置，其中，
上述第2半导体区域的上述多个第3部分从上述第2部分向与上述基板的上述第1面垂直的第2方向突出。
12.如权利要求10所述的半导体装置，其中，
上述第2半导体区域的上述多个第3部分的形状为长方体。
13.如权利要求10所述的半导体装置，其中，
在与上述基板的上述第1面垂直的第2方向上，上述多个第3部分的厚度比上述第1部分的厚度厚。
14.如权利要求10所述的半导体装置，其中，
在与上述基板的上述第1面平行且与上述第1方向交叉的第3方向上，上述第1半导体区域的一部分位于上述第2半导体区域的第3部分之间。
15.如权利要求10所述的半导体装置，其中，
上述第2半导体区域沿与上述基板的上述第1面平行且与上述第1方向交叉的第3方向延伸。
16.如权利要求10所述的半导体装置，其中，
上述基板包括碳化硅，
上述基板的导电型为第1导电型。
17.如权利要求10所述的半导体装置，其中，
上述第2半导体区域的杂质浓度比上述多个第3半导体区域的杂质浓度低。
18.如权利要求10所述的半导体装置，其中，
上述第1电极从由镍、铝、钛、钨、钼、铜、金、铂构成的组中选择。
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