CN109509787A - 自组织锗硅纳米线量子点芯片及其制备方法 - Google Patents
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Abstract
一种自组织锗硅纳米线量子点芯片及其制备方法，包括：异质结基片，为非掺杂，所述异质结基片，由下至上包括：衬底；缓冲层，位于衬底上；纳米线，位于缓冲层上，呈条状顶层棚状团簇；以及盖帽层，覆盖所述缓冲层及纳米线上；源漏电极，位于所述异质结基片上，包括源电极及漏电极；所述源电极及漏电极对应设置于所述纳米线的两端的上方；绝缘层，覆盖所述源电极、漏电极以及盖帽层上；以及顶层分立栅极，包括第一分立栅极、第二分立栅极、第三分立栅极，以及分别与所述第一分立栅极、第二分立栅极以及第三分立栅极一端相连的外接大电极，通过分立电极的线宽和间距以及施加在电极电压的大小能够很好地控制量子点的大小和空穴载流子的密度。
Description
技术领域
本公开涉及半导体及其制备领域，尤其涉及一种自组织锗硅纳米线量子点芯片及其制备方法。
背景技术
随着芯片集成度的不断提高，其存储单元的尺寸越来越小，进入了纳米级的尺寸，一方面，继续缩小尺寸加工困难极大增加，另一方面在这一尺度上，量子力学效应已经不可忽略，这两方面的限制使得摩尔定律预言的指数增长模式难以持续。量子效应不可避免限制了经典芯片的发展，物理学家费曼便在论文中提出了量子计算的概念。并指出对于某些特定问题这种量子计算比经典方案有更高的效率，开启了信息技术发展的新时代。
基于半导体量子点的门控量子计算体系，即通过一系列部分量子比特的逻辑门操作来完成的量子计算。然而一个可靠的量子计算系统必须在相干时间内能完成至少104次逻辑门操作，因此相干时间成为量子点材料品质的重要指标。IV族材料拥有远高于III-V族材料的长自旋寿命和相位退相干时间，通过同位素纯化消除了核自旋带来的超精细相互作用后，Si材料上电子自旋相干时间已经达到了惊人的百微秒量级。同为IV族材料Ge中空穴的自旋轨道耦合作用比Si更强，并且拥有比自然Si体系更长的相干时间。基于这些考虑，可以认为锗硅材料是实现一个高保真自旋量子比特的优秀平台。但现在Ge材料基片种类单一，锗硅量子点研究不够深入，以及制备锗硅量子点器件的方法还需完善。
公开内容
(一)要解决的技术问题
基于上述问题，本公开提供了一种自组织锗硅纳米线量子点芯片及其制备方法，以缓解现有技术中纳米线量子点数目受限制、电极尺寸精度差以及定位易有偏差等技术问题。
(二)技术方案
在本公开的一个方面，提供一种自组织锗硅纳米线量子点芯片，包括：异质结基片，为非掺杂，所述异质结基片，由下至上包括：衬底101；缓冲层102，位于所述衬底101上；纳米线103，位于所述缓冲层102上，呈条状顶层棚状团簇；以及盖帽层104，覆盖所述缓冲层102及纳米线103上；源漏电极，位于所述异质结基片上，包括源电极401及漏电极402；所述源电极401及漏电极402对应设置于所述纳米线103的两端的上方；绝缘层500，覆盖所述源电极401、漏电极402以及盖帽层104上；以及顶层分立栅极，包括第一分立栅极601、第二分立栅极602、第三分立栅极603，以及分别与所述第一分立栅极601、第二分立栅极602以及第三分立栅极603一端相连的外接大电极600。
在本公开实施例中，所述第一分立栅极601、第二分立栅极602以及第三分立栅极603形状相同，成条带状，以相同间距平行排布，其中任意一个分立栅极都位于所述纳米线103上方且与所述纳米线103轴向方向垂直。
在本公开实施例中，所述第一分立栅极601、第二分立栅极602以及第三分立栅极603，相邻的顶层分立栅极的间距为20nm-60nm。
在本公开实施例中，所述第一分立栅极601、第二分立栅极602以及第三分立栅极603的制备材料包括：Ti/Pd，其中Ti厚度为2nm-5nm，Pd的厚度为20nm-40nm。
在本公开实施例中，所述缓冲层102的厚度为80nm-150nm，制备材料包括：非掺杂Si。
在本公开实施例中，所述纳米线103的厚度为0.2nm-0.8nm，宽度为5-20nm，制备材料包括：非掺杂Ge。
在本公开实施例中，所述盖帽层104的厚度为1.5nm-4.5nm，制备材料包括：非掺杂Si。
在本公开实施例中所述源电极401及漏电极402的厚度为20-40nm，宽度为80-200nm，制备材料包括：Pd或Al中至少一种。
在本公开的另一方面，提供一种自组织锗硅纳米线量子点芯片的制备方法，用于制备上述任一项所述的自组织锗硅纳米线量子点芯片，所述自组织锗硅纳米线量子点芯片的制备方法，包括：步骤A：在异质结基片表面制备源漏电极；步骤B：在步骤A制备完源漏电极的异质结基片表面制备绝缘层；以及步骤C：在步骤B所制备的绝缘层表面制备顶层分立栅极，完成所述自组织锗硅纳米线量子点芯片的制备。
在本公开实施例中，所述步骤A包括：步骤A1：在所述异质结基片的盖帽层表面制备源漏外围电极；步骤A2：步骤A1完成后进一步制备源漏电极套刻与拍照对准标记；以及步骤A3：以步骤A2所制备的源漏电极套刻与拍照对准标记为定位依据，完成所述源电极和漏电极的制备。
(三)有益效果
从上述技术方案可以看出，本公开一种自组织锗硅纳米线量子点芯片及其制备方法至少具有以下有益效果其中之一或其中一部分：
(1)自组织结构由于结构和应力等关系轻重空穴能级是分离的，对退相干作用的影响较弱；
(2)自组织结构直接生长在样品基片上，无需经过转移步骤；
(3)模版化有序生长的自组织结构更加有利于满足量子比特集成化加工的需求；
(4)栅极电控空穴载流子自组织锗硅纳米线量子点体系为量子比特和量子计算研究提供了一个新的材料体系；
(5)通过顶层三个分立电极对纳米线能带结构的调节，从而获得一个优质的空穴电控量子点体系。
附图说明
图1为本公开实施例自组织锗硅纳米线量子点芯片的上表面结构示意图。
图2为本公开实施例自组织锗硅纳米线量子点芯片沿着源电极和漏电极电极纵向切开的剖面示意图。
图3为本公开实施例自组织锗硅纳米线量子点芯片制备方法流程图。
图4为本公开实施例半导体异质结基片上制备四组源漏外围电极和金属套刻标记的示意图。
图5为本公开实施例半导体异质结基片上制备纳米尺度套刻与拍照对准标记的示意图。
图6为本公开实施例四组自组织锗硅纳米线量子点芯片量子点外围结构示意图。
图7为本公开实施例源漏电极接触到纳米线，在源漏电极施加一定的偏压与通过纳米线的电流的曲线示意图。
图8为本公开实施例形成量子点时，通过改变顶层分立栅极电极电压获得量子库仑振荡实验测量曲线的示意图。
【附图中本公开实施例主要元件符号说明】
100-异质结基片；
101-衬底；102-缓冲层；103-纳米线；104-盖帽层；
200-源漏电极；
201、202、203、204-源漏外围电极；
300、301、302、303、304-套刻与拍照对准标记；
401-源电极；402-漏电极；
500-绝缘层；
600-顶层分立栅极；
601-第一分立栅极；602-第二分立栅极；603-第三分立栅极；
701-第一量子点；702-第二量子点。
具体实施方式
本公开提供一种自组织锗硅纳米线量子点芯片及其制备方法，所述自组织锗硅纳米线量子点芯片基于硅锗材料的空穴量子自旋比特拥有更长的相干时间以及自组织生长的纳米线拥有更好的集成性的特点，更加有利于实现高保真度的量子逻辑门的量子计算，在自组织锗硅纳米线异质结基片上通过Stranski-Krastanow(SK)模式生长的一维棚顶型的纳米线结构，在应用于量子比特的研究方面有显著的优势；首先从相干性上，自组织结构由于结构和应力等关系轻重空穴能级是分离的，对退相干作用的影响较弱；其次从集成性方面上，自组织结构直接生长在样品基片上，无需经过转移步骤，模版化有序生长的自组织结构更加有利于满足量子比特集成化加工的需求；因此为了构建性能好的量子比特，在此材料的基础上，我们设计并完成了一种自组织锗硅纳米线电控量子点芯片，通过顶层三个分立电极对纳米线能带结构的调节，在Ge价带顶部束缚一定的空穴，以及通过分立电极的线宽和间距以及施加在电极电压的大小能够很好地控制量子点的大小和空穴载流子的密度。从而获得一个优质的空穴电控量子点体系，为实现量子计算机基本量子比特单元的构建提供了一种新的量子点结构，该量子点结构可以用于量子计算机的基本逻辑处理单元——量子比特单元的构建，为更加有前景的量子芯片和量子计算研究奠定了基础。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开实施例中，提供一种自组织锗硅纳米线量子点芯片，结合图1和图2所示，所述自组织锗硅纳米线量子点芯片，包括：
异质结基片，为非掺杂；
所述异质结基片，由下至上包括：
衬底101；
缓冲层102，位于所述衬底101上；
纳米线103，位于所述缓冲层102上，呈条状顶层棚状团簇，；以及
盖帽层104，覆盖所述缓冲层102及纳米线103上；
套刻与拍照对准标记，位于所述异质结基片上表面的外围；
源漏电极，包括源电极401及漏电极402，所述源电极401及漏电极402对应设置于所述盖帽层104上；
绝缘层500，覆盖所述源漏电极以及所述盖帽层104；以及
顶层分立栅极，包括第一分立栅极601、第二分立栅极602以及第三分立栅极603，以及分别与所述第一分立栅极601、第二分立栅极602以及第三分立栅极603一端相连的外接大电极600；
所述第一分立栅极601、第二分立栅极602以及第三分立栅极603形状相同，成条带状，以相同间距平行排布，其中任意一个分立栅极都位于所述纳米线103上方且与所述纳米线103轴向方向垂直；
所述顶层分立栅极(601、602、603)的远端各自与所述外接大电极600相连，其用于接线并对其施加一定范围的电压，进而对所述第一分立栅极601、第二分立栅极602以及第三分立栅极603对纳米线103的能带结构进行调节，从而在相邻源电极401的分立栅极处(图2示为第一分立栅极601)形成第二量子点702，在靠近漏电极402的分立栅极处(图2示为第三分立栅极603)形成第一量子点701。所述第一分立栅极601、第二分立栅极602以及第三分立栅极603位于绝缘层500之上，所述源漏电极的源电极401及漏电极402在绝缘层之下，但由于绝缘层较薄的缘故，引线机输入的功率较大可击穿绝缘层，从而对所述第一分立栅极601、第二分立栅极602以及第三分立栅极603施加电压，进行量子点的测量和调节。
所述本征衬底101的厚度为400nm-600nm，优选500nm，制备材料包括：非掺杂Si。
所述缓冲层102的厚度为80nm-150nm，优选120nm，制备材料包括：非掺杂Si。
所述纳米线103的厚度为0.2nm-0.8nm，优选0.5nm，宽度为5-20nm，优选10nm，制备材料包括：非掺杂Ge。
所述盖帽层104的厚度为1.5nm-4.5nm，优选2.8nm，制备材料包括：非掺杂Si。
所述源漏电极的制备材料包括：Pd、Al，厚度为20-40nm，优选30nm；宽度为80-200nm，优选100nm。
所述绝缘层500的制备材料包括：三氧化二铝或者氧化铪，厚度为200-300nm，优选250nm。
所述第一分立栅极601、第二分立栅极602以及第三分立栅极603的制备材料包括：Ti/Pd，其中Ti厚度为2nm-5nm，优选3nm，Pd的厚度为20nm-40nm，优选25nm。宽度为20nm-60nm，优选30nm。相邻的顶层分立栅极的间距为20nm-60nm，优选30nm。
在本公开实施例中，图3为自组织锗硅纳米线量子点芯片制备方法流程图，再结合图4至图6所示(制备过程中的示意图)；所述自组织锗硅纳米线量子点芯片制备方法基于所述异质结基片，制备以上所述的自组织锗硅纳米线量子点芯片，所述自组织锗硅纳米线量子点芯片的制备方法，包括：
步骤A：在异质结基片表面制备源漏电极；
步骤B：在步骤A制备完源漏电极的异质结基片表面制备绝缘层；以及
步骤C：在步骤B所制备的绝缘层表面制备顶层分立栅极，完成所述自组织锗硅纳米线量子点芯片的制备。
所述步骤A包括：
步骤A1：在所述异质结基片的盖帽层104表面制备源漏外围电极；
步骤A2：步骤A1完成后进一步制备源漏电极套刻与拍照对准标记；
步骤A3：以步骤A2所制备的源漏电极套刻与拍照对准标记为定位依据，完成所述源电极和漏电极的制备。
所述步骤A1中，通过电子束曝光、电子束蒸发镀膜和金属剥离技术在所述异质结基片的盖帽层104表面制备量子点的源漏外围电极。具体为：将使用分子束外延(MBE)生长好的4英寸大小的自组织锗硅纳米线基片甩电子束曝光胶保护，然后切成边长为1cm的正方形小块。使用标准样品清洗工艺清洗基片，再利用电子束曝光、电子束蒸发镀膜和金属剥离技术在基片上获得外围定位的大的金属标记和源漏外围电极，镀膜金属为Ti/Au，厚度为5/45nm，后续的套刻以此大的金属标记为准。
所述步骤A2中，通过电子束曝光、电子束蒸发镀膜和金属剥离技术制备源漏电极套刻与拍照对准标记。具体为：使用标准样品清洗工艺清洗样品基片，利用电子束曝光技术，在自组织锗硅纳米线基片100上一共曝光出4组纳米级别小电极套刻与拍照对准标记(301、302、303、304)，利用电子束蒸发镀膜技术将此四组纳米级别十字标记镀上Ti5nm/Au45nm，后续的定位拍照以及小电极的曝光套刻以这组纳米级别十字金属标记为准。
所述步骤A3中，利用电子束曝光系统的定位拍照技术找到基片上的纳米线，具体为：在上述样品制备基础上，使用标准样品清洗工艺清洗样品，再使用电子束曝光系统的定位拍照技术在以上次曝光出的每组纳米级别的套刻与拍照对准标记(301、302、303、304)为定位标记，扫描出区域内的自组织锗硅纳米线并拍照保存。将含有位置信息的纳米线照片与曝光文件对应起来，画出下一步所要曝光的源漏小电极，再通过电子束曝光、电子束蒸发镀膜制备纳米尺度量子点的源漏电极。
具体为在上述样品制备基础上，对样品标准样品清洗工艺进行清洗，利用电子束曝光技术进行纳米电级的电子束曝光(100nm-200nm尺度)，制备内部纳米尺度的量子点电极，电子束套刻曝光时使用制备的组纳米级别大小的金属标记进行对准，电子束曝光完以后进行图形显影，之后再用稀释的氢氟酸溶液进行湿法刻蚀除去表面的硅氧化层。随后立刻进行电子束蒸发镀膜，镀膜金属选择30nmPd；完成金属剥离之后形成纳米级量子点源漏电极(401、402)。
所述步骤B中，利用原子层沉积技术生长绝缘层。
具体为：把制备完成源漏接触电极的样品基片进行优化的样品清洗，再放入原子层沉积系统中进行绝缘层的生长，生长温度为100-300℃，优选200℃，生长厚度为20-30nm，优选25nm，生长氧化层为三氧化二铝或者氧化铪，优选三氧化二铝。将样品从原子层沉积系统中取出。
所述步骤C中，通过电子束曝光、电子束蒸发镀膜和金属剥离技术制备纳米线量子点的顶层分立栅极。具体为：把步骤B制备完成的上述样品基片进行标准的样品清洗，再使用电子束曝光技术制备顶层纳米线量子点顶层分立栅极，包括用纳米级别小电极标记(301)套刻30mn的三个分立栅极于源漏电极之间。使用电子束蒸发镀膜技术和金属剥离技术制备顶层分立栅极(601、602、603)，镀膜金属用Ti3nm/Pd25nm，至此自组织锗硅纳米线量子点芯片制备完成。
本发明还提供了自组织锗硅纳米线量子点芯片性质表征的初步测量数据，用于表征我们所设计和制备的量子点结构基本性质，为实现量子计算机基本量子比特单元的构建提供了一种新的量子点结构。
在所述自组织锗硅纳米线量子点芯片的源电极401上施加一定的直流偏压之后，漏电极402接入锁相放大器SR830中测量通道的输运信号，可以得到纳米线量子点中电流随着源漏电压变化的曲线。图7所示为我们测到的I-V曲线，由图可以得出，在低温下，此样品Isd-Vsd特性曲线性质比较好，并且沿Vsd左右对称，尤其是在直流偏压Vsd很小的情况下。这说明了两点：一方面，纳米线本身非常干净；另一方面，金属Pd和纳米线的接触非常好，没有形成明显的肖特基势垒(Schottky barrier)。
如图8所示是我们在制备的量子点芯片器件上，在源漏电极施加偏压为10mV时，通过调节3个栅极电压，施加一定的电压范围，可以形成两个量子点(第一量子点701，第二量子点702)，进一步的通过调节中间的第二分立栅极602的电压，可以调节两个量子点之间的耦合。通过左侧的第一分立栅极601，右侧的第二分立栅极602电极上任何一个的电压值变化，就可以得到如图8所示的一系列量子点中空穴从源电极401到漏电极402的库伦震荡过程。图7和图8所示的实验数据图表明我们设计和制备的自组织锗硅纳米线量子点芯片可以很好地工作并且有着优秀的样品性能，为后续量子比特制备与操控和量子计算研究奠定了坚实的基础。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开自组织锗硅纳米线量子点芯片及其制备方法有了清楚的认识。
综上所述，本公开提供了一种自组织锗硅纳米线量子点芯片及其制备方法，通过顶层三个分立电极对纳米线能带结构的调节，在Ge价带顶部束缚一定的空穴，以及通过分立电极的线宽和间距以及施加在电极电压的大小能够很好地控制量子点的大小和空穴载流子的密度。从而获得一个优质的空穴电控量子点体系，为实现量子计算机基本量子比特单元的构建提供了一种新的量子点结构，该量子点结构可以用于量子计算机的基本逻辑处理单元——量子比特单元的构建，为更加有前景的量子芯片和量子计算研究奠定了基础。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种自组织锗硅纳米线量子点芯片，包括：
异质结基片，为非掺杂，所述异质结基片，由下至上包括：
衬底(101)；
缓冲层(102)，位于所述衬底(101)上；
纳米线(103)，位于所述缓冲层(102)上，呈条状顶层棚状团簇；以及
盖帽层(104)，覆盖所述缓冲层(102)及纳米线(103)上；
源漏电极，位于所述异质结基片上，包括源电极(401)及漏电极(402)；所述源电极(401)及漏电极(402)对应设置于所述纳米线(103)的两端的上方；
绝缘层(500)，覆盖所述源电极(401)、漏电极(402)以及盖帽层(104)上；以及
顶层分立栅极，包括第一分立栅极(601)、第二分立栅极(602)、第三分立栅极(603)，以及分别与所述第一分立栅极(601)、第二分立栅极(602)以及第三分立栅极(603)一端相连的外接大电极(600)。
2.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述第一分立栅极(601)、第二分立栅极(602)以及第三分立栅极(603)形状相同，成条带状，以相同间距平行排布，其中任意一个分立栅极都位于所述纳米线(103)上方且与所述纳米线(103)轴向方向垂直。
3.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述第一分立栅极(601)、第二分立栅极(602)以及第三分立栅极(603)中，相邻的顶层分立栅极的间距为20nm-60nm。
4.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述第一分立栅极(601)、第二分立栅极(602)以及第三分立栅极(603)的制备材料包括：Ti/Pd，其中Ti厚度为2nm-5nm，Pd的厚度为20nm-40nm。
5.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述缓冲层(102)的厚度为80nm-150nm，制备材料包括：非掺杂Si。
6.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述纳米线(103)的厚度为0.2nm-0.8nm，宽度为5-20nm，制备材料包括：非掺杂Ge。
7.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述盖帽层(104)的厚度为1.5nm-4.5nm，制备材料包括：非掺杂Si。
8.根据权利要求1所述的自组织锗硅纳米线量子点芯片，所述源电极(401)及漏电极(402)的厚度为20-40nm，宽度为80-200nm，制备材料包括：Pd或Al中至少一种。
9.一种自组织锗硅纳米线量子点芯片的制备方法，用于制备权利要求1至8任一项所述的自组织锗硅纳米线量子点芯片，所述自组织锗硅纳米线量子点芯片的制备方法，包括：
步骤A：在异质结基片表面制备源漏电极；
步骤B：在步骤A制备完源漏电极的异质结基片表面制备绝缘层；以及
步骤C：在步骤B所制备的绝缘层表面制备顶层分立栅极，完成所述自组织锗硅纳米线量子点芯片的制备。
10.根据权利要求9所述的自组织锗硅纳米线量子点芯片的制备方法，其中，所述步骤A包括：
步骤A1：在所述异质结基片的盖帽层表面制备源漏外围电极；
步骤A2：步骤A1完成后进一步制备源漏电极套刻与拍照对准标记；以及
步骤A3：以步骤A2所制备的源漏电极套刻与拍照对准标记为定位依据，完成所述源电极和漏电极的制备。
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